vcs.maemo.org Git - qemu/blob - hw/tusb6010.c

   1 /*
   2  * Texas Instruments TUSB6010 emulation.
   3  * Based on reverse-engineering of a linux driver.
   4  *
   5  * Copyright (C) 2008 Nokia Corporation
   6  * Written by Andrzej Zaborowski <andrew@openedhand.com>
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 or
  11  * (at your option) version 3 of the License.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License along
  19  * with this program; if not, write to the Free Software Foundation, Inc.,
  20  * 51 Franklin Street, Fifth Floor, Boston, MA 02110-1301 USA.
  21  */
  22 #include "qemu-common.h"
  23 #include "qemu-timer.h"
  24 #include "usb.h"
  25 #include "omap.h"
  26 #include "irq.h"
  27 #include "devices.h"
  28
  29 #define OMAP3_HSUSB_DEBUG
  30
  31 #ifdef OMAP3_HSUSB_DEBUG
  32 #define TRACE(fmt,...) fprintf(stderr, "%s: " fmt "\n", __FUNCTION__, ##__VA_ARGS__)
  33 #else
  34 #define TRACE(...)
  35 #endif
  36
  37
  38 struct tusb_s {
  39     int iomemtype[2];
  40     qemu_irq irq;
  41     struct musb_s *musb;
  42     QEMUTimer *otg_timer;
  43     QEMUTimer *pwr_timer;
  44
  45     int power;
  46     uint32_t scratch;
  47     uint16_t test_reset;
  48     uint32_t prcm_config;
  49     uint32_t prcm_mngmt;
  50     uint16_t otg_status;
  51     uint32_t dev_config;
  52     int host_mode;
  53     uint32_t intr;
  54     uint32_t intr_ok;
  55     uint32_t mask;
  56     uint32_t usbip_intr;
  57     uint32_t usbip_mask;
  58     uint32_t gpio_intr;
  59     uint32_t gpio_mask;
  60     uint32_t gpio_config;
  61     uint32_t dma_intr;
  62     uint32_t dma_mask;
  63     uint32_t dma_map;
  64     uint32_t dma_config;
  65     uint32_t ep0_config;
  66     uint32_t rx_config[15];
  67     uint32_t tx_config[15];
  68     uint32_t wkup_mask;
  69     uint32_t pullup[2];
  70     uint32_t control_config;
  71     uint32_t otg_timer_val;
  72 };
  73
  74 #define TUSB_DEVCLOCK                   60000000        /* 60 MHz */
  75
  76 #define TUSB_VLYNQ_CTRL                 0x004
  77
  78 /* Mentor Graphics OTG core registers.  */
  79 #define TUSB_BASE_OFFSET                0x400
  80
  81 /* FIFO registers, 32-bit.  */
  82 #define TUSB_FIFO_BASE                  0x600
  83
  84 /* Device System & Control registers, 32-bit.  */
  85 #define TUSB_SYS_REG_BASE               0x800
  86
  87 #define TUSB_DEV_CONF                   (TUSB_SYS_REG_BASE + 0x000)
  88 #define TUSB_DEV_CONF_USB_HOST_MODE     (1 << 16)
  89 #define TUSB_DEV_CONF_PROD_TEST_MODE    (1 << 15)
  90 #define TUSB_DEV_CONF_SOFT_ID           (1 << 1)
  91 #define TUSB_DEV_CONF_ID_SEL            (1 << 0)
  92
  93 #define TUSB_PHY_OTG_CTRL_ENABLE        (TUSB_SYS_REG_BASE + 0x004)
  94 #define TUSB_PHY_OTG_CTRL               (TUSB_SYS_REG_BASE + 0x008)
  95 #define TUSB_PHY_OTG_CTRL_WRPROTECT     (0xa5 << 24)
  96 #define TUSB_PHY_OTG_CTRL_O_ID_PULLUP   (1 << 23)
  97 #define TUSB_PHY_OTG_CTRL_O_VBUS_DET_EN (1 << 19)
  98 #define TUSB_PHY_OTG_CTRL_O_SESS_END_EN (1 << 18)
  99 #define TUSB_PHY_OTG_CTRL_TESTM2        (1 << 17)
 100 #define TUSB_PHY_OTG_CTRL_TESTM1        (1 << 16)
 101 #define TUSB_PHY_OTG_CTRL_TESTM0        (1 << 15)
 102 #define TUSB_PHY_OTG_CTRL_TX_DATA2      (1 << 14)
 103 #define TUSB_PHY_OTG_CTRL_TX_GZ2        (1 << 13)
 104 #define TUSB_PHY_OTG_CTRL_TX_ENABLE2    (1 << 12)
 105 #define TUSB_PHY_OTG_CTRL_DM_PULLDOWN   (1 << 11)
 106 #define TUSB_PHY_OTG_CTRL_DP_PULLDOWN   (1 << 10)
 107 #define TUSB_PHY_OTG_CTRL_OSC_EN        (1 << 9)
 108 #define TUSB_PHY_OTG_CTRL_PHYREF_CLK(v) (((v) & 3) << 7)
 109 #define TUSB_PHY_OTG_CTRL_PD            (1 << 6)
 110 #define TUSB_PHY_OTG_CTRL_PLL_ON        (1 << 5)
 111 #define TUSB_PHY_OTG_CTRL_EXT_RPU       (1 << 4)
 112 #define TUSB_PHY_OTG_CTRL_PWR_GOOD      (1 << 3)
 113 #define TUSB_PHY_OTG_CTRL_RESET         (1 << 2)
 114 #define TUSB_PHY_OTG_CTRL_SUSPENDM      (1 << 1)
 115 #define TUSB_PHY_OTG_CTRL_CLK_MODE      (1 << 0)
 116
 117 /* OTG status register */
 118 #define TUSB_DEV_OTG_STAT               (TUSB_SYS_REG_BASE + 0x00c)
 119 #define TUSB_DEV_OTG_STAT_PWR_CLK_GOOD  (1 << 8)
 120 #define TUSB_DEV_OTG_STAT_SESS_END      (1 << 7)
 121 #define TUSB_DEV_OTG_STAT_SESS_VALID    (1 << 6)
 122 #define TUSB_DEV_OTG_STAT_VBUS_VALID    (1 << 5)
 123 #define TUSB_DEV_OTG_STAT_VBUS_SENSE    (1 << 4)
 124 #define TUSB_DEV_OTG_STAT_ID_STATUS     (1 << 3)
 125 #define TUSB_DEV_OTG_STAT_HOST_DISCON   (1 << 2)
 126 #define TUSB_DEV_OTG_STAT_LINE_STATE    (3 << 0)
 127 #define TUSB_DEV_OTG_STAT_DP_ENABLE     (1 << 1)
 128 #define TUSB_DEV_OTG_STAT_DM_ENABLE     (1 << 0)
 129
 130 #define TUSB_DEV_OTG_TIMER              (TUSB_SYS_REG_BASE + 0x010)
 131 #define TUSB_DEV_OTG_TIMER_ENABLE       (1 << 31)
 132 #define TUSB_DEV_OTG_TIMER_VAL(v)       ((v) & 0x07ffffff)
 133 #define TUSB_PRCM_REV                   (TUSB_SYS_REG_BASE + 0x014)
 134
 135 /* PRCM configuration register */
 136 #define TUSB_PRCM_CONF                  (TUSB_SYS_REG_BASE + 0x018)
 137 #define TUSB_PRCM_CONF_SFW_CPEN         (1 << 24)
 138 #define TUSB_PRCM_CONF_SYS_CLKSEL(v)    (((v) & 3) << 16)
 139
 140 /* PRCM management register */
 141 #define TUSB_PRCM_MNGMT                 (TUSB_SYS_REG_BASE + 0x01c)
 142 #define TUSB_PRCM_MNGMT_SRP_FIX_TMR(v)  (((v) & 0xf) << 25)
 143 #define TUSB_PRCM_MNGMT_SRP_FIX_EN      (1 << 24)
 144 #define TUSB_PRCM_MNGMT_VBUS_VAL_TMR(v) (((v) & 0xf) << 20)
 145 #define TUSB_PRCM_MNGMT_VBUS_VAL_FLT_EN (1 << 19)
 146 #define TUSB_PRCM_MNGMT_DFT_CLK_DIS     (1 << 18)
 147 #define TUSB_PRCM_MNGMT_VLYNQ_CLK_DIS   (1 << 17)
 148 #define TUSB_PRCM_MNGMT_OTG_SESS_END_EN (1 << 10)
 149 #define TUSB_PRCM_MNGMT_OTG_VBUS_DET_EN (1 << 9)
 150 #define TUSB_PRCM_MNGMT_OTG_ID_PULLUP   (1 << 8)
 151 #define TUSB_PRCM_MNGMT_15_SW_EN        (1 << 4)
 152 #define TUSB_PRCM_MNGMT_33_SW_EN        (1 << 3)
 153 #define TUSB_PRCM_MNGMT_5V_CPEN         (1 << 2)
 154 #define TUSB_PRCM_MNGMT_PM_IDLE         (1 << 1)
 155 #define TUSB_PRCM_MNGMT_DEV_IDLE        (1 << 0)
 156
 157 /* Wake-up source clear and mask registers */
 158 #define TUSB_PRCM_WAKEUP_SOURCE         (TUSB_SYS_REG_BASE + 0x020)
 159 #define TUSB_PRCM_WAKEUP_CLEAR          (TUSB_SYS_REG_BASE + 0x028)
 160 #define TUSB_PRCM_WAKEUP_MASK           (TUSB_SYS_REG_BASE + 0x02c)
 161 #define TUSB_PRCM_WAKEUP_RESERVED_BITS  (0xffffe << 13)
 162 #define TUSB_PRCM_WGPIO_7               (1 << 12)
 163 #define TUSB_PRCM_WGPIO_6               (1 << 11)
 164 #define TUSB_PRCM_WGPIO_5               (1 << 10)
 165 #define TUSB_PRCM_WGPIO_4               (1 << 9)
 166 #define TUSB_PRCM_WGPIO_3               (1 << 8)
 167 #define TUSB_PRCM_WGPIO_2               (1 << 7)
 168 #define TUSB_PRCM_WGPIO_1               (1 << 6)
 169 #define TUSB_PRCM_WGPIO_0               (1 << 5)
 170 #define TUSB_PRCM_WHOSTDISCON           (1 << 4)        /* Host disconnect */
 171 #define TUSB_PRCM_WBUS                  (1 << 3)        /* USB bus resume */
 172 #define TUSB_PRCM_WNORCS                (1 << 2)        /* NOR chip select */
 173 #define TUSB_PRCM_WVBUS                 (1 << 1)        /* OTG PHY VBUS */
 174 #define TUSB_PRCM_WID                   (1 << 0)        /* OTG PHY ID detect */
 175
 176 #define TUSB_PULLUP_1_CTRL              (TUSB_SYS_REG_BASE + 0x030)
 177 #define TUSB_PULLUP_2_CTRL              (TUSB_SYS_REG_BASE + 0x034)
 178 #define TUSB_INT_CTRL_REV               (TUSB_SYS_REG_BASE + 0x038)
 179 #define TUSB_INT_CTRL_CONF              (TUSB_SYS_REG_BASE + 0x03c)
 180 #define TUSB_USBIP_INT_SRC              (TUSB_SYS_REG_BASE + 0x040)
 181 #define TUSB_USBIP_INT_SET              (TUSB_SYS_REG_BASE + 0x044)
 182 #define TUSB_USBIP_INT_CLEAR            (TUSB_SYS_REG_BASE + 0x048)
 183 #define TUSB_USBIP_INT_MASK             (TUSB_SYS_REG_BASE + 0x04c)
 184 #define TUSB_DMA_INT_SRC                (TUSB_SYS_REG_BASE + 0x050)
 185 #define TUSB_DMA_INT_SET                (TUSB_SYS_REG_BASE + 0x054)
 186 #define TUSB_DMA_INT_CLEAR              (TUSB_SYS_REG_BASE + 0x058)
 187 #define TUSB_DMA_INT_MASK               (TUSB_SYS_REG_BASE + 0x05c)
 188 #define TUSB_GPIO_INT_SRC               (TUSB_SYS_REG_BASE + 0x060)
 189 #define TUSB_GPIO_INT_SET               (TUSB_SYS_REG_BASE + 0x064)
 190 #define TUSB_GPIO_INT_CLEAR             (TUSB_SYS_REG_BASE + 0x068)
 191 #define TUSB_GPIO_INT_MASK              (TUSB_SYS_REG_BASE + 0x06c)
 192
 193 /* NOR flash interrupt source registers */
 194 #define TUSB_INT_SRC                    (TUSB_SYS_REG_BASE + 0x070)
 195 #define TUSB_INT_SRC_SET                (TUSB_SYS_REG_BASE + 0x074)
 196 #define TUSB_INT_SRC_CLEAR              (TUSB_SYS_REG_BASE + 0x078)
 197 #define TUSB_INT_MASK                   (TUSB_SYS_REG_BASE + 0x07c)
 198 #define TUSB_INT_SRC_TXRX_DMA_DONE      (1 << 24)
 199 #define TUSB_INT_SRC_USB_IP_CORE        (1 << 17)
 200 #define TUSB_INT_SRC_OTG_TIMEOUT        (1 << 16)
 201 #define TUSB_INT_SRC_VBUS_SENSE_CHNG    (1 << 15)
 202 #define TUSB_INT_SRC_ID_STATUS_CHNG     (1 << 14)
 203 #define TUSB_INT_SRC_DEV_WAKEUP         (1 << 13)
 204 #define TUSB_INT_SRC_DEV_READY          (1 << 12)
 205 #define TUSB_INT_SRC_USB_IP_TX          (1 << 9)
 206 #define TUSB_INT_SRC_USB_IP_RX          (1 << 8)
 207 #define TUSB_INT_SRC_USB_IP_VBUS_ERR    (1 << 7)
 208 #define TUSB_INT_SRC_USB_IP_VBUS_REQ    (1 << 6)
 209 #define TUSB_INT_SRC_USB_IP_DISCON      (1 << 5)
 210 #define TUSB_INT_SRC_USB_IP_CONN        (1 << 4)
 211 #define TUSB_INT_SRC_USB_IP_SOF         (1 << 3)
 212 #define TUSB_INT_SRC_USB_IP_RST_BABBLE  (1 << 2)
 213 #define TUSB_INT_SRC_USB_IP_RESUME      (1 << 1)
 214 #define TUSB_INT_SRC_USB_IP_SUSPEND     (1 << 0)
 215
 216 #define TUSB_GPIO_REV                   (TUSB_SYS_REG_BASE + 0x080)
 217 #define TUSB_GPIO_CONF                  (TUSB_SYS_REG_BASE + 0x084)
 218 #define TUSB_DMA_CTRL_REV               (TUSB_SYS_REG_BASE + 0x100)
 219 #define TUSB_DMA_REQ_CONF               (TUSB_SYS_REG_BASE + 0x104)
 220 #define TUSB_EP0_CONF                   (TUSB_SYS_REG_BASE + 0x108)
 221 #define TUSB_EP_IN_SIZE                 (TUSB_SYS_REG_BASE + 0x10c)
 222 #define TUSB_DMA_EP_MAP                 (TUSB_SYS_REG_BASE + 0x148)
 223 #define TUSB_EP_OUT_SIZE                (TUSB_SYS_REG_BASE + 0x14c)
 224 #define TUSB_EP_MAX_PACKET_SIZE_OFFSET  (TUSB_SYS_REG_BASE + 0x188)
 225 #define TUSB_SCRATCH_PAD                (TUSB_SYS_REG_BASE + 0x1c4)
 226 #define TUSB_WAIT_COUNT                 (TUSB_SYS_REG_BASE + 0x1c8)
 227 #define TUSB_PROD_TEST_RESET            (TUSB_SYS_REG_BASE + 0x1d8)
 228
 229 #define TUSB_DIDR1_LO                   (TUSB_SYS_REG_BASE + 0x1f8)
 230 #define TUSB_DIDR1_HI                   (TUSB_SYS_REG_BASE + 0x1fc)
 231
 232 /* Device System & Control register bitfields */
 233 #define TUSB_INT_CTRL_CONF_INT_RLCYC(v) (((v) & 0x7) << 18)
 234 #define TUSB_INT_CTRL_CONF_INT_POLARITY (1 << 17)
 235 #define TUSB_INT_CTRL_CONF_INT_MODE     (1 << 16)
 236 #define TUSB_GPIO_CONF_DMAREQ(v)        (((v) & 0x3f) << 24)
 237 #define TUSB_DMA_REQ_CONF_BURST_SIZE(v) (((v) & 3) << 26)
 238 #define TUSB_DMA_REQ_CONF_DMA_RQ_EN(v)  (((v) & 0x3f) << 20)
 239 #define TUSB_DMA_REQ_CONF_DMA_RQ_ASR(v) (((v) & 0xf) << 16)
 240 #define TUSB_EP0_CONFIG_SW_EN           (1 << 8)
 241 #define TUSB_EP0_CONFIG_DIR_TX          (1 << 7)
 242 #define TUSB_EP0_CONFIG_XFR_SIZE(v)     ((v) & 0x7f)
 243 #define TUSB_EP_CONFIG_SW_EN            (1 << 31)
 244 #define TUSB_EP_CONFIG_XFR_SIZE(v)      ((v) & 0x7fffffff)
 245 #define TUSB_PROD_TEST_RESET_VAL        0xa596
 246
 247 int tusb6010_sync_io(struct tusb_s *s)
 248 {
 249     return s->iomemtype[0];
 250 }
 251
 252 int tusb6010_async_io(struct tusb_s *s)
 253 {
 254     return s->iomemtype[1];
 255 }
 256
 257 static void tusb_intr_update(struct tusb_s *s)
 258 {
 259     if (s->control_config & TUSB_INT_CTRL_CONF_INT_POLARITY)
 260         qemu_set_irq(s->irq, s->intr & ~s->mask & s->intr_ok);
 261     else
 262         qemu_set_irq(s->irq, (!(s->intr & ~s->mask)) & s->intr_ok);
 263 }
 264
 265 static void tusb_usbip_intr_update(struct tusb_s *s)
 266 {
 267     /* TX interrupt in the MUSB */
 268     if (s->usbip_intr & 0x0000ffff & ~s->usbip_mask)
 269         s->intr |= TUSB_INT_SRC_USB_IP_TX;
 270     else
 271         s->intr &= ~TUSB_INT_SRC_USB_IP_TX;
 272
 273     /* RX interrupt in the MUSB */
 274     if (s->usbip_intr & 0xffff0000 & ~s->usbip_mask)
 275         s->intr |= TUSB_INT_SRC_USB_IP_RX;
 276     else
 277         s->intr &= ~TUSB_INT_SRC_USB_IP_RX;
 278
 279     /* XXX: What about TUSB_INT_SRC_USB_IP_CORE?  */
 280
 281     tusb_intr_update(s);
 282 }
 283
 284 static void tusb_dma_intr_update(struct tusb_s *s)
 285 {
 286     if (s->dma_intr & ~s->dma_mask)
 287         s->intr |= TUSB_INT_SRC_TXRX_DMA_DONE;
 288     else
 289         s->intr &= ~TUSB_INT_SRC_TXRX_DMA_DONE;
 290
 291     tusb_intr_update(s);
 292 }
 293
 294 static void tusb_gpio_intr_update(struct tusb_s *s)
 295 {
 296     /* TODO: How is this signalled?  */
 297 }
 298
 299 extern CPUReadMemoryFunc *musb_read[];
 300 extern CPUWriteMemoryFunc *musb_write[];
 301
 302 static uint32_t tusb_async_readb(void *opaque, target_phys_addr_t addr)
 303 {
 304     struct tusb_s *s = (struct tusb_s *) opaque;
 305
 306     switch (addr & 0xfff) {
 307     case TUSB_BASE_OFFSET ... (TUSB_BASE_OFFSET | 0x1ff):
 308         return musb_read[0](s->musb, addr & 0x1ff);
 309
 310     case TUSB_FIFO_BASE ... (TUSB_FIFO_BASE | 0x1ff):
 311         return musb_read[0](s->musb, 0x20 + ((addr >> 3) & 0x3c));
 312     }
 313
 314     printf("%s: unknown register at %03x\n",
 315                     __FUNCTION__, (int) (addr & 0xfff));
 316     return 0;
 317 }
 318
 319 static uint32_t tusb_async_readh(void *opaque, target_phys_addr_t addr)
 320 {
 321     struct tusb_s *s = (struct tusb_s *) opaque;
 322
 323     switch (addr & 0xfff) {
 324     case TUSB_BASE_OFFSET ... (TUSB_BASE_OFFSET | 0x1ff):
 325         return musb_read[1](s->musb, addr & 0x1ff);
 326
 327     case TUSB_FIFO_BASE ... (TUSB_FIFO_BASE | 0x1ff):
 328         return musb_read[1](s->musb, 0x20 + ((addr >> 3) & 0x3c));
 329     }
 330
 331     printf("%s: unknown register at %03x\n",
 332                     __FUNCTION__, (int) (addr & 0xfff));
 333     return 0;
 334 }
 335
 336 static uint32_t tusb_async_readw(void *opaque, target_phys_addr_t addr)
 337 {
 338     struct tusb_s *s = (struct tusb_s *) opaque;
 339     int offset = addr & 0xfff;
 340     int epnum;
 341     uint32_t ret;
 342
 343     switch (offset) {
 344     case TUSB_DEV_CONF:
 345         return s->dev_config;
 346
 347     case TUSB_BASE_OFFSET ... (TUSB_BASE_OFFSET | 0x1ff):
 348         return musb_read[2](s->musb, offset & 0x1ff);
 349
 350     case TUSB_FIFO_BASE ... (TUSB_FIFO_BASE | 0x1ff):
 351         return musb_read[2](s->musb, 0x20 + ((addr >> 3) & 0x3c));
 352
 353     case TUSB_PHY_OTG_CTRL_ENABLE:
 354     case TUSB_PHY_OTG_CTRL:
 355         return 0x00;    /* TODO */
 356
 357     case TUSB_DEV_OTG_STAT:
 358         ret = s->otg_status;
 359 #if 0
 360         if (!(s->prcm_mngmt & TUSB_PRCM_MNGMT_OTG_VBUS_DET_EN))
 361             ret &= ~TUSB_DEV_OTG_STAT_VBUS_VALID;
 362 #endif
 363         return ret;
 364     case TUSB_DEV_OTG_TIMER:
 365         return s->otg_timer_val;
 366
 367     case TUSB_PRCM_REV:
 368         return 0x20;
 369     case TUSB_PRCM_CONF:
 370         return s->prcm_config;
 371     case TUSB_PRCM_MNGMT:
 372         return s->prcm_mngmt;
 373     case TUSB_PRCM_WAKEUP_SOURCE:
 374     case TUSB_PRCM_WAKEUP_CLEAR:        /* TODO: What does this one return?  */
 375         return 0x00000000;
 376     case TUSB_PRCM_WAKEUP_MASK:
 377         return s->wkup_mask;
 378
 379     case TUSB_PULLUP_1_CTRL:
 380         return s->pullup[0];
 381     case TUSB_PULLUP_2_CTRL:
 382         return s->pullup[1];
 383
 384     case TUSB_INT_CTRL_REV:
 385         return 0x20;
 386     case TUSB_INT_CTRL_CONF:
 387         return s->control_config;
 388
 389     case TUSB_USBIP_INT_SRC:
 390     case TUSB_USBIP_INT_SET:    /* TODO: What do these two return?  */
 391     case TUSB_USBIP_INT_CLEAR:
 392         return s->usbip_intr;
 393     case TUSB_USBIP_INT_MASK:
 394         return s->usbip_mask;
 395
 396     case TUSB_DMA_INT_SRC:
 397     case TUSB_DMA_INT_SET:      /* TODO: What do these two return?  */
 398     case TUSB_DMA_INT_CLEAR:
 399         return s->dma_intr;
 400     case TUSB_DMA_INT_MASK:
 401         return s->dma_mask;
 402
 403     case TUSB_GPIO_INT_SRC:     /* TODO: What do these two return?  */
 404     case TUSB_GPIO_INT_SET:
 405     case TUSB_GPIO_INT_CLEAR:
 406         return s->gpio_intr;
 407     case TUSB_GPIO_INT_MASK:
 408         return s->gpio_mask;
 409
 410     case TUSB_INT_SRC:
 411     case TUSB_INT_SRC_SET:      /* TODO: What do these two return?  */
 412     case TUSB_INT_SRC_CLEAR:
 413         return s->intr;
 414     case TUSB_INT_MASK:
 415         return s->mask;
 416
 417     case TUSB_GPIO_REV:
 418         return 0x30;
 419     case TUSB_GPIO_CONF:
 420         return s->gpio_config;
 421
 422     case TUSB_DMA_CTRL_REV:
 423         return 0x30;
 424     case TUSB_DMA_REQ_CONF:
 425         return s->dma_config;
 426     case TUSB_EP0_CONF:
 427         return s->ep0_config;
 428     case TUSB_EP_IN_SIZE ... (TUSB_EP_IN_SIZE + 0x3b):
 429         epnum = (offset - TUSB_EP_IN_SIZE) >> 2;
 430         return s->tx_config[epnum];
 431     case TUSB_DMA_EP_MAP:
 432         return s->dma_map;
 433     case TUSB_EP_OUT_SIZE ... (TUSB_EP_OUT_SIZE + 0x3b):
 434         epnum = (offset - TUSB_EP_OUT_SIZE) >> 2;
 435         return s->rx_config[epnum];
 436     case TUSB_EP_MAX_PACKET_SIZE_OFFSET ...
 437             (TUSB_EP_MAX_PACKET_SIZE_OFFSET + 0x3b):
 438         epnum = (offset - TUSB_EP_MAX_PACKET_SIZE_OFFSET) >> 2;
 439         return 0x00000000;      /* TODO */
 440     case TUSB_WAIT_COUNT:
 441         return 0x00;            /* TODO */
 442
 443     case TUSB_SCRATCH_PAD:
 444         return s->scratch;
 445
 446     case TUSB_PROD_TEST_RESET:
 447         return s->test_reset;
 448
 449     /* DIE IDs */
 450     case TUSB_DIDR1_LO:
 451         return 0xa9453c59;
 452     case TUSB_DIDR1_HI:
 453         return 0x54059adf;
 454     }
 455
 456     printf("%s: unknown register at %03x\n", __FUNCTION__, offset);
 457     return 0;
 458 }
 459
 460 static void tusb_async_writeb(void *opaque, target_phys_addr_t addr,
 461                 uint32_t value)
 462 {
 463     struct tusb_s *s = (struct tusb_s *) opaque;
 464
 465     switch (addr & 0xfff) {
 466     case TUSB_BASE_OFFSET ... (TUSB_BASE_OFFSET | 0x1ff):
 467         musb_write[0](s->musb, addr & 0x1ff, value);
 468         break;
 469
 470     case TUSB_FIFO_BASE ... (TUSB_FIFO_BASE | 0x1ff):
 471         musb_write[0](s->musb, 0x20 + ((addr >> 3) & 0x3c), value);
 472         break;
 473
 474     default:
 475         printf("%s: unknown register at %03x\n",
 476                         __FUNCTION__, (int) (addr & 0xfff));
 477         return;
 478     }
 479 }
 480
 481 static void tusb_async_writeh(void *opaque, target_phys_addr_t addr,
 482                 uint32_t value)
 483 {
 484     struct tusb_s *s = (struct tusb_s *) opaque;
 485
 486     switch (addr & 0xfff) {
 487     case TUSB_BASE_OFFSET ... (TUSB_BASE_OFFSET | 0x1ff):
 488         musb_write[1](s->musb, addr & 0x1ff, value);
 489         break;
 490
 491     case TUSB_FIFO_BASE ... (TUSB_FIFO_BASE | 0x1ff):
 492         musb_write[1](s->musb, 0x20 + ((addr >> 3) & 0x3c), value);
 493         break;
 494
 495     default:
 496         printf("%s: unknown register at %03x\n",
 497                         __FUNCTION__, (int) (addr & 0xfff));
 498         return;
 499     }
 500 }
 501
 502 static void tusb_async_writew(void *opaque, target_phys_addr_t addr,
 503                 uint32_t value)
 504 {
 505     struct tusb_s *s = (struct tusb_s *) opaque;
 506     int offset = addr & 0xfff;
 507     int epnum;
 508
 509     switch (offset) {
 510     case TUSB_VLYNQ_CTRL:
 511         break;
 512
 513     case TUSB_BASE_OFFSET ... (TUSB_BASE_OFFSET | 0x1ff):
 514         musb_write[2](s->musb, offset & 0x1ff, value);
 515         break;
 516
 517     case TUSB_FIFO_BASE ... (TUSB_FIFO_BASE | 0x1ff):
 518         musb_write[2](s->musb, 0x20 + ((addr >> 3) & 0x3c), value);
 519         break;
 520
 521     case TUSB_DEV_CONF:
 522         s->dev_config = value;
 523         s->host_mode = (value & TUSB_DEV_CONF_USB_HOST_MODE);
 524         if (value & TUSB_DEV_CONF_PROD_TEST_MODE)
 525             cpu_abort(cpu_single_env, "%s: Product Test mode not allowed\n",
 526                             __FUNCTION__);
 527         break;
 528
 529     case TUSB_PHY_OTG_CTRL_ENABLE:
 530     case TUSB_PHY_OTG_CTRL:
 531         return;         /* TODO */
 532     case TUSB_DEV_OTG_TIMER:
 533         s->otg_timer_val = value;
 534         if (value & TUSB_DEV_OTG_TIMER_ENABLE)
 535             qemu_mod_timer(s->otg_timer, qemu_get_clock(vm_clock) +
 536                             muldiv64(TUSB_DEV_OTG_TIMER_VAL(value),
 537                                     ticks_per_sec, TUSB_DEVCLOCK));
 538         else
 539             qemu_del_timer(s->otg_timer);
 540         break;
 541
 542     case TUSB_PRCM_CONF:
 543         s->prcm_config = value;
 544         break;
 545     case TUSB_PRCM_MNGMT:
 546         s->prcm_mngmt = value;
 547         break;
 548     case TUSB_PRCM_WAKEUP_CLEAR:
 549         break;
 550     case TUSB_PRCM_WAKEUP_MASK:
 551         s->wkup_mask = value;
 552         break;
 553
 554     case TUSB_PULLUP_1_CTRL:
 555         s->pullup[0] = value;
 556         break;
 557     case TUSB_PULLUP_2_CTRL:
 558         s->pullup[1] = value;
 559         break;
 560     case TUSB_INT_CTRL_CONF:
 561         s->control_config = value;
 562         tusb_intr_update(s);
 563         break;
 564
 565     case TUSB_USBIP_INT_SET:
 566         s->usbip_intr |= value;
 567         tusb_usbip_intr_update(s);
 568         break;
 569     case TUSB_USBIP_INT_CLEAR:
 570         s->usbip_intr &= ~value;
 571         tusb_usbip_intr_update(s);
 572         musb_core_intr_clear(s->musb, ~value);
 573         break;
 574     case TUSB_USBIP_INT_MASK:
 575         s->usbip_mask = value;
 576         tusb_usbip_intr_update(s);
 577         break;
 578
 579     case TUSB_DMA_INT_SET:
 580         s->dma_intr |= value;
 581         tusb_dma_intr_update(s);
 582         break;
 583     case TUSB_DMA_INT_CLEAR:
 584         s->dma_intr &= ~value;
 585         tusb_dma_intr_update(s);
 586         break;
 587     case TUSB_DMA_INT_MASK:
 588         s->dma_mask = value;
 589         tusb_dma_intr_update(s);
 590         break;
 591
 592     case TUSB_GPIO_INT_SET:
 593         s->gpio_intr |= value;
 594         tusb_gpio_intr_update(s);
 595         break;
 596     case TUSB_GPIO_INT_CLEAR:
 597         s->gpio_intr &= ~value;
 598         tusb_gpio_intr_update(s);
 599         break;
 600     case TUSB_GPIO_INT_MASK:
 601         s->gpio_mask = value;
 602         tusb_gpio_intr_update(s);
 603         break;
 604
 605     case TUSB_INT_SRC_SET:
 606         s->intr |= value;
 607         tusb_intr_update(s);
 608         break;
 609     case TUSB_INT_SRC_CLEAR:
 610         s->intr &= ~value;
 611         tusb_intr_update(s);
 612         break;
 613     case TUSB_INT_MASK:
 614         s->mask = value;
 615         tusb_intr_update(s);
 616         break;
 617
 618     case TUSB_GPIO_CONF:
 619         s->gpio_config = value;
 620         break;
 621     case TUSB_DMA_REQ_CONF:
 622         s->dma_config = value;
 623         break;
 624     case TUSB_EP0_CONF:
 625         s->ep0_config = value & 0x1ff;
 626         musb_set_size(s->musb, 0, TUSB_EP0_CONFIG_XFR_SIZE(value),
 627                         value & TUSB_EP0_CONFIG_DIR_TX);
 628         break;
 629     case TUSB_EP_IN_SIZE ... (TUSB_EP_IN_SIZE + 0x3b):
 630         epnum = (offset - TUSB_EP_IN_SIZE) >> 2;
 631         s->tx_config[epnum] = value;
 632         musb_set_size(s->musb, epnum + 1, TUSB_EP_CONFIG_XFR_SIZE(value), 1);
 633         break;
 634     case TUSB_DMA_EP_MAP:
 635         s->dma_map = value;
 636         break;
 637     case TUSB_EP_OUT_SIZE ... (TUSB_EP_OUT_SIZE + 0x3b):
 638         epnum = (offset - TUSB_EP_OUT_SIZE) >> 2;
 639         s->rx_config[epnum] = value;
 640         musb_set_size(s->musb, epnum + 1, TUSB_EP_CONFIG_XFR_SIZE(value), 0);
 641         break;
 642     case TUSB_EP_MAX_PACKET_SIZE_OFFSET ...
 643             (TUSB_EP_MAX_PACKET_SIZE_OFFSET + 0x3b):
 644         epnum = (offset - TUSB_EP_MAX_PACKET_SIZE_OFFSET) >> 2;
 645         return;         /* TODO */
 646     case TUSB_WAIT_COUNT:
 647         return;         /* TODO */
 648
 649     case TUSB_SCRATCH_PAD:
 650         s->scratch = value;
 651         break;
 652
 653     case TUSB_PROD_TEST_RESET:
 654         s->test_reset = value;
 655         break;
 656
 657     default:
 658         printf("%s: unknown register at %03x\n", __FUNCTION__, offset);
 659         return;
 660     }
 661 }
 662
 663 static CPUReadMemoryFunc *tusb_async_readfn[] = {
 664     tusb_async_readb,
 665     tusb_async_readh,
 666     tusb_async_readw,
 667 };
 668
 669 static CPUWriteMemoryFunc *tusb_async_writefn[] = {
 670     tusb_async_writeb,
 671     tusb_async_writeh,
 672     tusb_async_writew,
 673 };
 674
 675 static void tusb_otg_tick(void *opaque)
 676 {
 677     struct tusb_s *s = (struct tusb_s *) opaque;
 678
 679     s->otg_timer_val = 0;
 680     s->intr |= TUSB_INT_SRC_OTG_TIMEOUT;
 681     tusb_intr_update(s);
 682 }
 683
 684 static void tusb_power_tick(void *opaque)
 685 {
 686     struct tusb_s *s = (struct tusb_s *) opaque;
 687
 688     if (s->power) {
 689         s->intr_ok = ~0;
 690         tusb_intr_update(s);
 691     }
 692 }
 693
 694 static void tusb_musb_core_intr(void *opaque, int source, int level)
 695 {
 696     struct tusb_s *s = (struct tusb_s *) opaque;
 697     uint16_t otg_status = s->otg_status;
 698     TRACE("intr 0x%08x, 0x%08x, 0x%08x", source, level, musb_core_intr_get(s->musb));
 699
 700     switch (source) {
 701     case musb_set_vbus:
 702         TRACE("dealing with VBUS");
 703         if (level)
 704             otg_status |= TUSB_DEV_OTG_STAT_VBUS_VALID;
 705         else
 706             otg_status &= ~TUSB_DEV_OTG_STAT_VBUS_VALID;
 707
 708         /* XXX: only if TUSB_PHY_OTG_CTRL_OTG_VBUS_DET_EN set?  */
 709         /* XXX: only if TUSB_PRCM_MNGMT_OTG_VBUS_DET_EN set?  */
 710         if (s->otg_status != otg_status) {
 711             s->otg_status = otg_status;
 712             s->intr |= TUSB_INT_SRC_VBUS_SENSE_CHNG;
 713             tusb_intr_update(s);
 714         }
 715         break;
 716
 717     case musb_set_session:
 718         TRACE("dealing with SESSION");
 719         /* XXX: only if TUSB_PHY_OTG_CTRL_OTG_SESS_END_EN set?  */
 720         /* XXX: only if TUSB_PRCM_MNGMT_OTG_SESS_END_EN set?  */
 721         if (level) {
 722             s->otg_status |= TUSB_DEV_OTG_STAT_SESS_VALID;
 723             s->otg_status &= ~TUSB_DEV_OTG_STAT_SESS_END;
 724         } else {
 725             s->otg_status &= ~TUSB_DEV_OTG_STAT_SESS_VALID;
 726             s->otg_status |= TUSB_DEV_OTG_STAT_SESS_END;
 727         }
 728
 729         /* XXX: some IRQ or anything?  */
 730         break;
 731
 732     case musb_irq_tx:
 733     case musb_irq_rx:
 734         TRACE("rxtx");
 735         s->usbip_intr = musb_core_intr_get(s->musb);
 736         /* Fall through.  */
 737     default:
 738         if (level)
 739             s->intr |= 1 << source;
 740         else
 741             s->intr &= ~(1 << source);
 742         tusb_intr_update(s);
 743         break;
 744     }
 745 }
 746
 747 struct tusb_s *tusb6010_init(qemu_irq intr)
 748 {
 749     struct tusb_s *s = qemu_mallocz(sizeof(*s));
 750
 751     s->test_reset = TUSB_PROD_TEST_RESET_VAL;
 752     s->host_mode = 0;
 753     s->dev_config = 0;
 754     s->otg_status = 0;  /* !TUSB_DEV_OTG_STAT_ID_STATUS means host mode */
 755     s->power = 0;
 756     s->mask = 0xffffffff;
 757     s->intr = 0x00000000;
 758     s->otg_timer_val = 0;
 759     s->iomemtype[1] = cpu_register_io_memory(0, tusb_async_readfn,
 760                     tusb_async_writefn, s);
 761     s->irq = intr;
 762     s->otg_timer = qemu_new_timer(vm_clock, tusb_otg_tick, s);
 763     s->pwr_timer = qemu_new_timer(vm_clock, tusb_power_tick, s);
 764     s->musb = musb_init(qemu_allocate_irqs(tusb_musb_core_intr, s,
 765                             __musb_irq_max));
 766
 767     return s;
 768 }
 769
 770 void tusb6010_power(struct tusb_s *s, int on)
 771 {
 772     if (!on)
 773         s->power = 0;
 774     else if (!s->power && on) {
 775         s->power = 1;
 776
 777         /* Pull the interrupt down after TUSB6010 comes up.  */
 778         s->intr_ok = 0;
 779         tusb_intr_update(s);
 780         qemu_mod_timer(s->pwr_timer,
 781                         qemu_get_clock(vm_clock) + ticks_per_sec / 2);
 782     }
 783 }