vcs.maemo.org Git - qemu/blob - target-i386/cpu.h

   1 /*
   2  * i386 virtual CPU header
   3  *
   4  *  Copyright (c) 2003 Fabrice Bellard
   5  *
   6  * This library is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU Lesser General Public
   8  * License as published by the Free Software Foundation; either
   9  * version 2 of the License, or (at your option) any later version.
  10  *
  11  * This library is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  14  * Lesser General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU Lesser General Public
  17  * License along with this library; if not, write to the Free Software
  18  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  19  */
  20 #ifndef CPU_I386_H
  21 #define CPU_I386_H
  22
  23 #include "config.h"
  24
  25 #ifdef TARGET_X86_64
  26 #define TARGET_LONG_BITS 64
  27 #else
  28 #define TARGET_LONG_BITS 32
  29 #endif
  30
  31 /* target supports implicit self modifying code */
  32 #define TARGET_HAS_SMC
  33 /* support for self modifying code even if the modified instruction is
  34    close to the modifying instruction */
  35 #define TARGET_HAS_PRECISE_SMC
  36
  37 #define TARGET_HAS_ICE 1
  38
  39 #include "cpu-defs.h"
  40
  41 #include "softfloat.h"
  42
  43 #if defined(__i386__) && !defined(CONFIG_SOFTMMU)
  44 #define USE_CODE_COPY
  45 #endif
  46
  47 #define R_EAX 0
  48 #define R_ECX 1
  49 #define R_EDX 2
  50 #define R_EBX 3
  51 #define R_ESP 4
  52 #define R_EBP 5
  53 #define R_ESI 6
  54 #define R_EDI 7
  55
  56 #define R_AL 0
  57 #define R_CL 1
  58 #define R_DL 2
  59 #define R_BL 3
  60 #define R_AH 4
  61 #define R_CH 5
  62 #define R_DH 6
  63 #define R_BH 7
  64
  65 #define R_ES 0
  66 #define R_CS 1
  67 #define R_SS 2
  68 #define R_DS 3
  69 #define R_FS 4
  70 #define R_GS 5
  71
  72 /* segment descriptor fields */
  73 #define DESC_G_MASK     (1 << 23)
  74 #define DESC_B_SHIFT    22
  75 #define DESC_B_MASK     (1 << DESC_B_SHIFT)
  76 #define DESC_L_SHIFT    21 /* x86_64 only : 64 bit code segment */
  77 #define DESC_L_MASK     (1 << DESC_L_SHIFT)
  78 #define DESC_AVL_MASK   (1 << 20)
  79 #define DESC_P_MASK     (1 << 15)
  80 #define DESC_DPL_SHIFT  13
  81 #define DESC_S_MASK     (1 << 12)
  82 #define DESC_TYPE_SHIFT 8
  83 #define DESC_A_MASK     (1 << 8)
  84
  85 #define DESC_CS_MASK    (1 << 11) /* 1=code segment 0=data segment */
  86 #define DESC_C_MASK     (1 << 10) /* code: conforming */
  87 #define DESC_R_MASK     (1 << 9)  /* code: readable */
  88
  89 #define DESC_E_MASK     (1 << 10) /* data: expansion direction */
  90 #define DESC_W_MASK     (1 << 9)  /* data: writable */
  91
  92 #define DESC_TSS_BUSY_MASK (1 << 9)
  93
  94 /* eflags masks */
  95 #define CC_C    0x0001
  96 #define CC_P    0x0004
  97 #define CC_A    0x0010
  98 #define CC_Z    0x0040
  99 #define CC_S    0x0080
 100 #define CC_O    0x0800
 101
 102 #define TF_SHIFT   8
 103 #define IOPL_SHIFT 12
 104 #define VM_SHIFT   17
 105
 106 #define TF_MASK                 0x00000100
 107 #define IF_MASK                 0x00000200
 108 #define DF_MASK                 0x00000400
 109 #define IOPL_MASK               0x00003000
 110 #define NT_MASK                 0x00004000
 111 #define RF_MASK                 0x00010000
 112 #define VM_MASK                 0x00020000
 113 #define AC_MASK                 0x00040000
 114 #define VIF_MASK                0x00080000
 115 #define VIP_MASK                0x00100000
 116 #define ID_MASK                 0x00200000
 117
 118 /* hidden flags - used internally by qemu to represent additionnal cpu
 119    states. Only the CPL, INHIBIT_IRQ and HALTED are not redundant. We avoid
 120    using the IOPL_MASK, TF_MASK and VM_MASK bit position to ease oring
 121    with eflags. */
 122 /* current cpl */
 123 #define HF_CPL_SHIFT         0
 124 /* true if soft mmu is being used */
 125 #define HF_SOFTMMU_SHIFT     2
 126 /* true if hardware interrupts must be disabled for next instruction */
 127 #define HF_INHIBIT_IRQ_SHIFT 3
 128 /* 16 or 32 segments */
 129 #define HF_CS32_SHIFT        4
 130 #define HF_SS32_SHIFT        5
 131 /* zero base for DS, ES and SS : can be '0' only in 32 bit CS segment */
 132 #define HF_ADDSEG_SHIFT      6
 133 /* copy of CR0.PE (protected mode) */
 134 #define HF_PE_SHIFT          7
 135 #define HF_TF_SHIFT          8 /* must be same as eflags */
 136 #define HF_MP_SHIFT          9 /* the order must be MP, EM, TS */
 137 #define HF_EM_SHIFT         10
 138 #define HF_TS_SHIFT         11
 139 #define HF_IOPL_SHIFT       12 /* must be same as eflags */
 140 #define HF_LMA_SHIFT        14 /* only used on x86_64: long mode active */
 141 #define HF_CS64_SHIFT       15 /* only used on x86_64: 64 bit code segment  */
 142 #define HF_OSFXSR_SHIFT     16 /* CR4.OSFXSR */
 143 #define HF_VM_SHIFT         17 /* must be same as eflags */
 144 #define HF_HALTED_SHIFT     18 /* CPU halted */
 145 #define HF_SMM_SHIFT        19 /* CPU in SMM mode */
 146
 147 #define HF_CPL_MASK          (3 << HF_CPL_SHIFT)
 148 #define HF_SOFTMMU_MASK      (1 << HF_SOFTMMU_SHIFT)
 149 #define HF_INHIBIT_IRQ_MASK  (1 << HF_INHIBIT_IRQ_SHIFT)
 150 #define HF_CS32_MASK         (1 << HF_CS32_SHIFT)
 151 #define HF_SS32_MASK         (1 << HF_SS32_SHIFT)
 152 #define HF_ADDSEG_MASK       (1 << HF_ADDSEG_SHIFT)
 153 #define HF_PE_MASK           (1 << HF_PE_SHIFT)
 154 #define HF_TF_MASK           (1 << HF_TF_SHIFT)
 155 #define HF_MP_MASK           (1 << HF_MP_SHIFT)
 156 #define HF_EM_MASK           (1 << HF_EM_SHIFT)
 157 #define HF_TS_MASK           (1 << HF_TS_SHIFT)
 158 #define HF_LMA_MASK          (1 << HF_LMA_SHIFT)
 159 #define HF_CS64_MASK         (1 << HF_CS64_SHIFT)
 160 #define HF_OSFXSR_MASK       (1 << HF_OSFXSR_SHIFT)
 161 #define HF_HALTED_MASK       (1 << HF_HALTED_SHIFT)
 162 #define HF_SMM_MASK          (1 << HF_SMM_SHIFT)
 163
 164 #define CR0_PE_MASK  (1 << 0)
 165 #define CR0_MP_MASK  (1 << 1)
 166 #define CR0_EM_MASK  (1 << 2)
 167 #define CR0_TS_MASK  (1 << 3)
 168 #define CR0_ET_MASK  (1 << 4)
 169 #define CR0_NE_MASK  (1 << 5)
 170 #define CR0_WP_MASK  (1 << 16)
 171 #define CR0_AM_MASK  (1 << 18)
 172 #define CR0_PG_MASK  (1 << 31)
 173
 174 #define CR4_VME_MASK  (1 << 0)
 175 #define CR4_PVI_MASK  (1 << 1)
 176 #define CR4_TSD_MASK  (1 << 2)
 177 #define CR4_DE_MASK   (1 << 3)
 178 #define CR4_PSE_MASK  (1 << 4)
 179 #define CR4_PAE_MASK  (1 << 5)
 180 #define CR4_PGE_MASK  (1 << 7)
 181 #define CR4_PCE_MASK  (1 << 8)
 182 #define CR4_OSFXSR_MASK (1 << 9)
 183 #define CR4_OSXMMEXCPT_MASK  (1 << 10)
 184
 185 #define PG_PRESENT_BIT  0
 186 #define PG_RW_BIT       1
 187 #define PG_USER_BIT     2
 188 #define PG_PWT_BIT      3
 189 #define PG_PCD_BIT      4
 190 #define PG_ACCESSED_BIT 5
 191 #define PG_DIRTY_BIT    6
 192 #define PG_PSE_BIT      7
 193 #define PG_GLOBAL_BIT   8
 194 #define PG_NX_BIT       63
 195
 196 #define PG_PRESENT_MASK  (1 << PG_PRESENT_BIT)
 197 #define PG_RW_MASK       (1 << PG_RW_BIT)
 198 #define PG_USER_MASK     (1 << PG_USER_BIT)
 199 #define PG_PWT_MASK      (1 << PG_PWT_BIT)
 200 #define PG_PCD_MASK      (1 << PG_PCD_BIT)
 201 #define PG_ACCESSED_MASK (1 << PG_ACCESSED_BIT)
 202 #define PG_DIRTY_MASK    (1 << PG_DIRTY_BIT)
 203 #define PG_PSE_MASK      (1 << PG_PSE_BIT)
 204 #define PG_GLOBAL_MASK   (1 << PG_GLOBAL_BIT)
 205 #define PG_NX_MASK       (1LL << PG_NX_BIT)
 206
 207 #define PG_ERROR_W_BIT     1
 208
 209 #define PG_ERROR_P_MASK    0x01
 210 #define PG_ERROR_W_MASK    (1 << PG_ERROR_W_BIT)
 211 #define PG_ERROR_U_MASK    0x04
 212 #define PG_ERROR_RSVD_MASK 0x08
 213 #define PG_ERROR_I_D_MASK  0x10
 214
 215 #define MSR_IA32_APICBASE               0x1b
 216 #define MSR_IA32_APICBASE_BSP           (1<<8)
 217 #define MSR_IA32_APICBASE_ENABLE        (1<<11)
 218 #define MSR_IA32_APICBASE_BASE          (0xfffff<<12)
 219
 220 #define MSR_IA32_SYSENTER_CS            0x174
 221 #define MSR_IA32_SYSENTER_ESP           0x175
 222 #define MSR_IA32_SYSENTER_EIP           0x176
 223
 224 #define MSR_MCG_CAP                     0x179
 225 #define MSR_MCG_STATUS                  0x17a
 226 #define MSR_MCG_CTL                     0x17b
 227
 228 #define MSR_PAT                         0x277
 229
 230 #define MSR_EFER                        0xc0000080
 231
 232 #define MSR_EFER_SCE   (1 << 0)
 233 #define MSR_EFER_LME   (1 << 8)
 234 #define MSR_EFER_LMA   (1 << 10)
 235 #define MSR_EFER_NXE   (1 << 11)
 236 #define MSR_EFER_FFXSR (1 << 14)
 237
 238 #define MSR_STAR                        0xc0000081
 239 #define MSR_LSTAR                       0xc0000082
 240 #define MSR_CSTAR                       0xc0000083
 241 #define MSR_FMASK                       0xc0000084
 242 #define MSR_FSBASE                      0xc0000100
 243 #define MSR_GSBASE                      0xc0000101
 244 #define MSR_KERNELGSBASE                0xc0000102
 245
 246 /* cpuid_features bits */
 247 #define CPUID_FP87 (1 << 0)
 248 #define CPUID_VME  (1 << 1)
 249 #define CPUID_DE   (1 << 2)
 250 #define CPUID_PSE  (1 << 3)
 251 #define CPUID_TSC  (1 << 4)
 252 #define CPUID_MSR  (1 << 5)
 253 #define CPUID_PAE  (1 << 6)
 254 #define CPUID_MCE  (1 << 7)
 255 #define CPUID_CX8  (1 << 8)
 256 #define CPUID_APIC (1 << 9)
 257 #define CPUID_SEP  (1 << 11) /* sysenter/sysexit */
 258 #define CPUID_MTRR (1 << 12)
 259 #define CPUID_PGE  (1 << 13)
 260 #define CPUID_MCA  (1 << 14)
 261 #define CPUID_CMOV (1 << 15)
 262 #define CPUID_PAT  (1 << 16)
 263 #define CPUID_PSE36   (1 << 17)
 264 #define CPUID_CLFLUSH (1 << 19)
 265 /* ... */
 266 #define CPUID_MMX  (1 << 23)
 267 #define CPUID_FXSR (1 << 24)
 268 #define CPUID_SSE  (1 << 25)
 269 #define CPUID_SSE2 (1 << 26)
 270
 271 #define CPUID_EXT_SSE3     (1 << 0)
 272 #define CPUID_EXT_MONITOR  (1 << 3)
 273 #define CPUID_EXT_CX16     (1 << 13)
 274
 275 #define CPUID_EXT2_SYSCALL (1 << 11)
 276 #define CPUID_EXT2_NX      (1 << 20)
 277 #define CPUID_EXT2_FFXSR   (1 << 25)
 278 #define CPUID_EXT2_LM      (1 << 29)
 279
 280 #define EXCP00_DIVZ     0
 281 #define EXCP01_SSTP     1
 282 #define EXCP02_NMI      2
 283 #define EXCP03_INT3     3
 284 #define EXCP04_INTO     4
 285 #define EXCP05_BOUND    5
 286 #define EXCP06_ILLOP    6
 287 #define EXCP07_PREX     7
 288 #define EXCP08_DBLE     8
 289 #define EXCP09_XERR     9
 290 #define EXCP0A_TSS      10
 291 #define EXCP0B_NOSEG    11
 292 #define EXCP0C_STACK    12
 293 #define EXCP0D_GPF      13
 294 #define EXCP0E_PAGE     14
 295 #define EXCP10_COPR     16
 296 #define EXCP11_ALGN     17
 297 #define EXCP12_MCHK     18
 298
 299 enum {
 300     CC_OP_DYNAMIC, /* must use dynamic code to get cc_op */
 301     CC_OP_EFLAGS,  /* all cc are explicitely computed, CC_SRC = flags */
 302
 303     CC_OP_MULB, /* modify all flags, C, O = (CC_SRC != 0) */
 304     CC_OP_MULW,
 305     CC_OP_MULL,
 306     CC_OP_MULQ,
 307
 308     CC_OP_ADDB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 309     CC_OP_ADDW,
 310     CC_OP_ADDL,
 311     CC_OP_ADDQ,
 312
 313     CC_OP_ADCB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 314     CC_OP_ADCW,
 315     CC_OP_ADCL,
 316     CC_OP_ADCQ,
 317
 318     CC_OP_SUBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 319     CC_OP_SUBW,
 320     CC_OP_SUBL,
 321     CC_OP_SUBQ,
 322
 323     CC_OP_SBBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 324     CC_OP_SBBW,
 325     CC_OP_SBBL,
 326     CC_OP_SBBQ,
 327
 328     CC_OP_LOGICB, /* modify all flags, CC_DST = res */
 329     CC_OP_LOGICW,
 330     CC_OP_LOGICL,
 331     CC_OP_LOGICQ,
 332
 333     CC_OP_INCB, /* modify all flags except, CC_DST = res, CC_SRC = C */
 334     CC_OP_INCW,
 335     CC_OP_INCL,
 336     CC_OP_INCQ,
 337
 338     CC_OP_DECB, /* modify all flags except, CC_DST = res, CC_SRC = C  */
 339     CC_OP_DECW,
 340     CC_OP_DECL,
 341     CC_OP_DECQ,
 342
 343     CC_OP_SHLB, /* modify all flags, CC_DST = res, CC_SRC.msb = C */
 344     CC_OP_SHLW,
 345     CC_OP_SHLL,
 346     CC_OP_SHLQ,
 347
 348     CC_OP_SARB, /* modify all flags, CC_DST = res, CC_SRC.lsb = C */
 349     CC_OP_SARW,
 350     CC_OP_SARL,
 351     CC_OP_SARQ,
 352
 353     CC_OP_NB,
 354 };
 355
 356 #ifdef FLOATX80
 357 #define USE_X86LDOUBLE
 358 #endif
 359
 360 #ifdef USE_X86LDOUBLE
 361 typedef floatx80 CPU86_LDouble;
 362 #else
 363 typedef float64 CPU86_LDouble;
 364 #endif
 365
 366 typedef struct SegmentCache {
 367     uint32_t selector;
 368     target_ulong base;
 369     uint32_t limit;
 370     uint32_t flags;
 371 } SegmentCache;
 372
 373 typedef union {
 374     uint8_t _b[16];
 375     uint16_t _w[8];
 376     uint32_t _l[4];
 377     uint64_t _q[2];
 378     float32 _s[4];
 379     float64 _d[2];
 380 } XMMReg;
 381
 382 typedef union {
 383     uint8_t _b[8];
 384     uint16_t _w[2];
 385     uint32_t _l[1];
 386     uint64_t q;
 387 } MMXReg;
 388
 389 #ifdef WORDS_BIGENDIAN
 390 #define XMM_B(n) _b[15 - (n)]
 391 #define XMM_W(n) _w[7 - (n)]
 392 #define XMM_L(n) _l[3 - (n)]
 393 #define XMM_S(n) _s[3 - (n)]
 394 #define XMM_Q(n) _q[1 - (n)]
 395 #define XMM_D(n) _d[1 - (n)]
 396
 397 #define MMX_B(n) _b[7 - (n)]
 398 #define MMX_W(n) _w[3 - (n)]
 399 #define MMX_L(n) _l[1 - (n)]
 400 #else
 401 #define XMM_B(n) _b[n]
 402 #define XMM_W(n) _w[n]
 403 #define XMM_L(n) _l[n]
 404 #define XMM_S(n) _s[n]
 405 #define XMM_Q(n) _q[n]
 406 #define XMM_D(n) _d[n]
 407
 408 #define MMX_B(n) _b[n]
 409 #define MMX_W(n) _w[n]
 410 #define MMX_L(n) _l[n]
 411 #endif
 412 #define MMX_Q(n) q
 413
 414 #ifdef TARGET_X86_64
 415 #define CPU_NB_REGS 16
 416 #else
 417 #define CPU_NB_REGS 8
 418 #endif
 419
 420 typedef struct CPUX86State {
 421 #if TARGET_LONG_BITS > HOST_LONG_BITS
 422     /* temporaries if we cannot store them in host registers */
 423     target_ulong t0, t1, t2;
 424 #endif
 425
 426     /* standard registers */
 427     target_ulong regs[CPU_NB_REGS];
 428     target_ulong eip;
 429     target_ulong eflags; /* eflags register. During CPU emulation, CC
 430                         flags and DF are set to zero because they are
 431                         stored elsewhere */
 432
 433     /* emulator internal eflags handling */
 434     target_ulong cc_src;
 435     target_ulong cc_dst;
 436     uint32_t cc_op;
 437     int32_t df; /* D flag : 1 if D = 0, -1 if D = 1 */
 438     uint32_t hflags; /* hidden flags, see HF_xxx constants */
 439
 440     /* segments */
 441     SegmentCache segs[6]; /* selector values */
 442     SegmentCache ldt;
 443     SegmentCache tr;
 444     SegmentCache gdt; /* only base and limit are used */
 445     SegmentCache idt; /* only base and limit are used */
 446
 447     target_ulong cr[5]; /* NOTE: cr1 is unused */
 448     uint32_t a20_mask;
 449
 450     /* FPU state */
 451     unsigned int fpstt; /* top of stack index */
 452     unsigned int fpus;
 453     unsigned int fpuc;
 454     uint8_t fptags[8];   /* 0 = valid, 1 = empty */
 455     union {
 456 #ifdef USE_X86LDOUBLE
 457         CPU86_LDouble d __attribute__((aligned(16)));
 458 #else
 459         CPU86_LDouble d;
 460 #endif
 461         MMXReg mmx;
 462     } fpregs[8];
 463
 464     /* emulator internal variables */
 465     float_status fp_status;
 466     CPU86_LDouble ft0;
 467     union {
 468         float f;
 469         double d;
 470         int i32;
 471         int64_t i64;
 472     } fp_convert;
 473
 474     float_status sse_status;
 475     uint32_t mxcsr;
 476     XMMReg xmm_regs[CPU_NB_REGS];
 477     XMMReg xmm_t0;
 478     MMXReg mmx_t0;
 479
 480     /* sysenter registers */
 481     uint32_t sysenter_cs;
 482     uint32_t sysenter_esp;
 483     uint32_t sysenter_eip;
 484     uint64_t efer;
 485     uint64_t star;
 486 #ifdef TARGET_X86_64
 487     target_ulong lstar;
 488     target_ulong cstar;
 489     target_ulong fmask;
 490     target_ulong kernelgsbase;
 491 #endif
 492
 493     uint64_t pat;
 494
 495     /* temporary data for USE_CODE_COPY mode */
 496 #ifdef USE_CODE_COPY
 497     uint32_t tmp0;
 498     uint32_t saved_esp;
 499     int native_fp_regs; /* if true, the FPU state is in the native CPU regs */
 500 #endif
 501
 502     /* exception/interrupt handling */
 503     jmp_buf jmp_env;
 504     int exception_index;
 505     int error_code;
 506     int exception_is_int;
 507     target_ulong exception_next_eip;
 508     target_ulong dr[8]; /* debug registers */
 509     uint32_t smbase;
 510     int interrupt_request;
 511     int user_mode_only; /* user mode only simulation */
 512
 513     CPU_COMMON
 514
 515     /* processor features (e.g. for CPUID insn) */
 516     uint32_t cpuid_level;
 517     uint32_t cpuid_vendor1;
 518     uint32_t cpuid_vendor2;
 519     uint32_t cpuid_vendor3;
 520     uint32_t cpuid_version;
 521     uint32_t cpuid_features;
 522     uint32_t cpuid_ext_features;
 523     uint32_t cpuid_xlevel;
 524     uint32_t cpuid_model[12];
 525     uint32_t cpuid_ext2_features;
 526
 527 #ifdef USE_KQEMU
 528     int kqemu_enabled;
 529     int last_io_time;
 530 #endif
 531     /* in order to simplify APIC support, we leave this pointer to the
 532        user */
 533     struct APICState *apic_state;
 534 } CPUX86State;
 535
 536 CPUX86State *cpu_x86_init(void);
 537 int cpu_x86_exec(CPUX86State *s);
 538 void cpu_x86_close(CPUX86State *s);
 539 int cpu_get_pic_interrupt(CPUX86State *s);
 540 /* MSDOS compatibility mode FPU exception support */
 541 void cpu_set_ferr(CPUX86State *s);
 542
 543 /* this function must always be used to load data in the segment
 544    cache: it synchronizes the hflags with the segment cache values */
 545 static inline void cpu_x86_load_seg_cache(CPUX86State *env,
 546                                           int seg_reg, unsigned int selector,
 547                                           target_ulong base,
 548                                           unsigned int limit,
 549                                           unsigned int flags)
 550 {
 551     SegmentCache *sc;
 552     unsigned int new_hflags;
 553
 554     sc = &env->segs[seg_reg];
 555     sc->selector = selector;
 556     sc->base = base;
 557     sc->limit = limit;
 558     sc->flags = flags;
 559
 560     /* update the hidden flags */
 561     {
 562         if (seg_reg == R_CS) {
 563 #ifdef TARGET_X86_64
 564             if ((env->hflags & HF_LMA_MASK) && (flags & DESC_L_MASK)) {
 565                 /* long mode */
 566                 env->hflags |= HF_CS32_MASK | HF_SS32_MASK | HF_CS64_MASK;
 567                 env->hflags &= ~(HF_ADDSEG_MASK);
 568             } else
 569 #endif
 570             {
 571                 /* legacy / compatibility case */
 572                 new_hflags = (env->segs[R_CS].flags & DESC_B_MASK)
 573                     >> (DESC_B_SHIFT - HF_CS32_SHIFT);
 574                 env->hflags = (env->hflags & ~(HF_CS32_MASK | HF_CS64_MASK)) |
 575                     new_hflags;
 576             }
 577         }
 578         new_hflags = (env->segs[R_SS].flags & DESC_B_MASK)
 579             >> (DESC_B_SHIFT - HF_SS32_SHIFT);
 580         if (env->hflags & HF_CS64_MASK) {
 581             /* zero base assumed for DS, ES and SS in long mode */
 582         } else if (!(env->cr[0] & CR0_PE_MASK) ||
 583                    (env->eflags & VM_MASK) ||
 584                    !(env->hflags & HF_CS32_MASK)) {
 585             /* XXX: try to avoid this test. The problem comes from the
 586                fact that is real mode or vm86 mode we only modify the
 587                'base' and 'selector' fields of the segment cache to go
 588                faster. A solution may be to force addseg to one in
 589                translate-i386.c. */
 590             new_hflags |= HF_ADDSEG_MASK;
 591         } else {
 592             new_hflags |= ((env->segs[R_DS].base |
 593                             env->segs[R_ES].base |
 594                             env->segs[R_SS].base) != 0) <<
 595                 HF_ADDSEG_SHIFT;
 596         }
 597         env->hflags = (env->hflags &
 598                        ~(HF_SS32_MASK | HF_ADDSEG_MASK)) | new_hflags;
 599     }
 600 }
 601
 602 /* wrapper, just in case memory mappings must be changed */
 603 static inline void cpu_x86_set_cpl(CPUX86State *s, int cpl)
 604 {
 605 #if HF_CPL_MASK == 3
 606     s->hflags = (s->hflags & ~HF_CPL_MASK) | cpl;
 607 #else
 608 #error HF_CPL_MASK is hardcoded
 609 #endif
 610 }
 611
 612 /* used for debug or cpu save/restore */
 613 void cpu_get_fp80(uint64_t *pmant, uint16_t *pexp, CPU86_LDouble f);
 614 CPU86_LDouble cpu_set_fp80(uint64_t mant, uint16_t upper);
 615
 616 /* the following helpers are only usable in user mode simulation as
 617    they can trigger unexpected exceptions */
 618 void cpu_x86_load_seg(CPUX86State *s, int seg_reg, int selector);
 619 void cpu_x86_fsave(CPUX86State *s, uint8_t *ptr, int data32);
 620 void cpu_x86_frstor(CPUX86State *s, uint8_t *ptr, int data32);
 621
 622 /* you can call this signal handler from your SIGBUS and SIGSEGV
 623    signal handlers to inform the virtual CPU of exceptions. non zero
 624    is returned if the signal was handled by the virtual CPU.  */
 625 struct siginfo;
 626 int cpu_x86_signal_handler(int host_signum, struct siginfo *info,
 627                            void *puc);
 628 void cpu_x86_set_a20(CPUX86State *env, int a20_state);
 629
 630 uint64_t cpu_get_tsc(CPUX86State *env);
 631
 632 void cpu_set_apic_base(CPUX86State *env, uint64_t val);
 633 uint64_t cpu_get_apic_base(CPUX86State *env);
 634 void cpu_set_apic_tpr(CPUX86State *env, uint8_t val);
 635 #ifndef NO_CPU_IO_DEFS
 636 uint8_t cpu_get_apic_tpr(CPUX86State *env);
 637 #endif
 638 void cpu_smm_update(CPUX86State *env);
 639
 640 /* will be suppressed */
 641 void cpu_x86_update_cr0(CPUX86State *env, uint32_t new_cr0);
 642
 643 /* used to debug */
 644 #define X86_DUMP_FPU  0x0001 /* dump FPU state too */
 645 #define X86_DUMP_CCOP 0x0002 /* dump qemu flag cache */
 646
 647 #ifdef USE_KQEMU
 648 static inline int cpu_get_time_fast(void)
 649 {
 650     int low, high;
 651     asm volatile("rdtsc" : "=a" (low), "=d" (high));
 652     return low;
 653 }
 654 #endif
 655
 656 #define TARGET_PAGE_BITS 12
 657 #include "cpu-all.h"
 658
 659 #endif /* CPU_I386_H */