vcs.maemo.org Git - qemu/blob - hw/sun4m.c

   1 /*
   2  * QEMU Sun4m System Emulator
   3  *
   4  * Copyright (c) 2003-2005 Fabrice Bellard
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a copy
   7  * of this software and associated documentation files (the "Software"), to deal
   8  * in the Software without restriction, including without limitation the rights
   9  * to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
  10  * copies of the Software, and to permit persons to whom the Software is
  11  * furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL
  19  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  20  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
  21  * OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN
  22  * THE SOFTWARE.
  23  */
  24 #include "vl.h"
  25
  26 #define KERNEL_LOAD_ADDR     0x00004000
  27 #define CMDLINE_ADDR         0x007ff000
  28 #define INITRD_LOAD_ADDR     0x00800000
  29 #define PROM_ADDR            0xffd00000
  30 #define PROM_FILENAMEB       "proll.bin"
  31 #define PROM_FILENAMEE       "proll.elf"
  32 #define PHYS_JJ_EEPROM  0x71200000      /* m48t08 */
  33 #define PHYS_JJ_IDPROM_OFF      0x1FD8
  34 #define PHYS_JJ_EEPROM_SIZE     0x2000
  35 // IRQs are not PIL ones, but master interrupt controller register
  36 // bits
  37 #define PHYS_JJ_IOMMU   0x10000000      /* I/O MMU */
  38 #define PHYS_JJ_TCX_FB  0x50000000      /* TCX frame buffer */
  39 #define PHYS_JJ_SLAVIO  0x70000000      /* Slavio base */
  40 #define PHYS_JJ_ESPDMA  0x78400000      /* ESP DMA controller */
  41 #define PHYS_JJ_ESP     0x78800000      /* ESP SCSI */
  42 #define PHYS_JJ_ESP_IRQ    18
  43 #define PHYS_JJ_LEDMA   0x78400010      /* Lance DMA controller */
  44 #define PHYS_JJ_LE      0x78C00000      /* Lance ethernet */
  45 #define PHYS_JJ_LE_IRQ     16
  46 #define PHYS_JJ_CLOCK   0x71D00000      /* Per-CPU timer/counter, L14 */
  47 #define PHYS_JJ_CLOCK_IRQ  7
  48 #define PHYS_JJ_CLOCK1  0x71D10000      /* System timer/counter, L10 */
  49 #define PHYS_JJ_CLOCK1_IRQ 19
  50 #define PHYS_JJ_INTR0   0x71E00000      /* Per-CPU interrupt control registers */
  51 #define PHYS_JJ_INTR_G  0x71E10000      /* Master interrupt control registers */
  52 #define PHYS_JJ_MS_KBD  0x71000000      /* Mouse and keyboard */
  53 #define PHYS_JJ_MS_KBD_IRQ    14
  54 #define PHYS_JJ_SER     0x71100000      /* Serial */
  55 #define PHYS_JJ_SER_IRQ    15
  56 #define PHYS_JJ_FDC     0x71400000      /* Floppy */
  57 #define PHYS_JJ_FLOPPY_IRQ 22
  58 #define PHYS_JJ_ME_IRQ 30               /* Module error, power fail */
  59 #define MAX_CPUS 16
  60
  61 /* TSC handling */
  62
  63 uint64_t cpu_get_tsc()
  64 {
  65     return qemu_get_clock(vm_clock);
  66 }
  67
  68 int DMA_get_channel_mode (int nchan)
  69 {
  70     return 0;
  71 }
  72 int DMA_read_memory (int nchan, void *buf, int pos, int size)
  73 {
  74     return 0;
  75 }
  76 int DMA_write_memory (int nchan, void *buf, int pos, int size)
  77 {
  78     return 0;
  79 }
  80 void DMA_hold_DREQ (int nchan) {}
  81 void DMA_release_DREQ (int nchan) {}
  82 void DMA_schedule(int nchan) {}
  83 void DMA_run (void) {}
  84 void DMA_init (int high_page_enable) {}
  85 void DMA_register_channel (int nchan,
  86                            DMA_transfer_handler transfer_handler,
  87                            void *opaque)
  88 {
  89 }
  90
  91 static void nvram_set_word (m48t59_t *nvram, uint32_t addr, uint16_t value)
  92 {
  93     m48t59_write(nvram, addr++, (value >> 8) & 0xff);
  94     m48t59_write(nvram, addr++, value & 0xff);
  95 }
  96
  97 static void nvram_set_lword (m48t59_t *nvram, uint32_t addr, uint32_t value)
  98 {
  99     m48t59_write(nvram, addr++, value >> 24);
 100     m48t59_write(nvram, addr++, (value >> 16) & 0xff);
 101     m48t59_write(nvram, addr++, (value >> 8) & 0xff);
 102     m48t59_write(nvram, addr++, value & 0xff);
 103 }
 104
 105 static void nvram_set_string (m48t59_t *nvram, uint32_t addr,
 106                        const unsigned char *str, uint32_t max)
 107 {
 108     unsigned int i;
 109
 110     for (i = 0; i < max && str[i] != '\0'; i++) {
 111         m48t59_write(nvram, addr + i, str[i]);
 112     }
 113     m48t59_write(nvram, addr + max - 1, '\0');
 114 }
 115
 116 static m48t59_t *nvram;
 117
 118 extern int nographic;
 119
 120 static void nvram_init(m48t59_t *nvram, uint8_t *macaddr, const char *cmdline,
 121                        int boot_device, uint32_t RAM_size,
 122                        uint32_t kernel_size,
 123                        int width, int height, int depth)
 124 {
 125     unsigned char tmp = 0;
 126     int i, j;
 127
 128     // Try to match PPC NVRAM
 129     nvram_set_string(nvram, 0x00, "QEMU_BIOS", 16);
 130     nvram_set_lword(nvram,  0x10, 0x00000001); /* structure v1 */
 131     // NVRAM_size, arch not applicable
 132     m48t59_write(nvram, 0x2D, smp_cpus & 0xff);
 133     m48t59_write(nvram, 0x2E, 0);
 134     m48t59_write(nvram, 0x2F, nographic & 0xff);
 135     nvram_set_lword(nvram,  0x30, RAM_size);
 136     m48t59_write(nvram, 0x34, boot_device & 0xff);
 137     nvram_set_lword(nvram,  0x38, KERNEL_LOAD_ADDR);
 138     nvram_set_lword(nvram,  0x3C, kernel_size);
 139     if (cmdline) {
 140         strcpy(phys_ram_base + CMDLINE_ADDR, cmdline);
 141         nvram_set_lword(nvram,  0x40, CMDLINE_ADDR);
 142         nvram_set_lword(nvram,  0x44, strlen(cmdline));
 143     }
 144     // initrd_image, initrd_size passed differently
 145     nvram_set_word(nvram,   0x54, width);
 146     nvram_set_word(nvram,   0x56, height);
 147     nvram_set_word(nvram,   0x58, depth);
 148
 149     // Sun4m specific use
 150     i = 0x1fd8;
 151     m48t59_write(nvram, i++, 0x01);
 152     m48t59_write(nvram, i++, 0x80); /* Sun4m OBP */
 153     j = 0;
 154     m48t59_write(nvram, i++, macaddr[j++]);
 155     m48t59_write(nvram, i++, macaddr[j++]);
 156     m48t59_write(nvram, i++, macaddr[j++]);
 157     m48t59_write(nvram, i++, macaddr[j++]);
 158     m48t59_write(nvram, i++, macaddr[j++]);
 159     m48t59_write(nvram, i, macaddr[j]);
 160
 161     /* Calculate checksum */
 162     for (i = 0x1fd8; i < 0x1fe7; i++) {
 163         tmp ^= m48t59_read(nvram, i);
 164     }
 165     m48t59_write(nvram, 0x1fe7, tmp);
 166 }
 167
 168 static void *slavio_intctl;
 169
 170 void pic_info()
 171 {
 172     slavio_pic_info(slavio_intctl);
 173 }
 174
 175 void irq_info()
 176 {
 177     slavio_irq_info(slavio_intctl);
 178 }
 179
 180 void pic_set_irq(int irq, int level)
 181 {
 182     slavio_pic_set_irq(slavio_intctl, irq, level);
 183 }
 184
 185 void pic_set_irq_cpu(int irq, int level, unsigned int cpu)
 186 {
 187     slavio_pic_set_irq_cpu(slavio_intctl, irq, level, cpu);
 188 }
 189
 190 static void *tcx;
 191
 192 void vga_update_display()
 193 {
 194     tcx_update_display(tcx);
 195 }
 196
 197 void vga_invalidate_display()
 198 {
 199     tcx_invalidate_display(tcx);
 200 }
 201
 202 void vga_screen_dump(const char *filename)
 203 {
 204     tcx_screen_dump(tcx, filename);
 205 }
 206
 207 static void *iommu;
 208
 209 uint32_t iommu_translate(uint32_t addr)
 210 {
 211     return iommu_translate_local(iommu, addr);
 212 }
 213
 214 static void *slavio_misc;
 215
 216 void qemu_system_powerdown(void)
 217 {
 218     slavio_set_power_fail(slavio_misc, 1);
 219 }
 220
 221 static void main_cpu_reset(void *opaque)
 222 {
 223     CPUState *env = opaque;
 224     cpu_reset(env);
 225 }
 226
 227 /* Sun4m hardware initialisation */
 228 static void sun4m_init(int ram_size, int vga_ram_size, int boot_device,
 229                        DisplayState *ds, const char **fd_filename, int snapshot,
 230                        const char *kernel_filename, const char *kernel_cmdline,
 231                        const char *initrd_filename)
 232 {
 233     CPUState *env, *envs[MAX_CPUS];
 234     char buf[1024];
 235     int ret, linux_boot;
 236     unsigned int i;
 237     long vram_size = 0x100000, prom_offset, initrd_size, kernel_size;
 238
 239     linux_boot = (kernel_filename != NULL);
 240
 241     /* init CPUs */
 242     for(i = 0; i < smp_cpus; i++) {
 243         env = cpu_init();
 244         envs[i] = env;
 245         if (i != 0)
 246             env->halted = 1;
 247         register_savevm("cpu", i, 3, cpu_save, cpu_load, env);
 248         qemu_register_reset(main_cpu_reset, env);
 249     }
 250     /* allocate RAM */
 251     cpu_register_physical_memory(0, ram_size, 0);
 252
 253     iommu = iommu_init(PHYS_JJ_IOMMU);
 254     slavio_intctl = slavio_intctl_init(PHYS_JJ_INTR0, PHYS_JJ_INTR_G);
 255     for(i = 0; i < smp_cpus; i++) {
 256         slavio_intctl_set_cpu(slavio_intctl, i, envs[i]);
 257     }
 258
 259     tcx = tcx_init(ds, PHYS_JJ_TCX_FB, phys_ram_base + ram_size, ram_size, vram_size, graphic_width, graphic_height);
 260     if (nd_table[0].vlan) {
 261         if (nd_table[0].model == NULL
 262             || strcmp(nd_table[0].model, "lance") == 0) {
 263             lance_init(&nd_table[0], PHYS_JJ_LE_IRQ, PHYS_JJ_LE, PHYS_JJ_LEDMA);
 264         } else {
 265             fprintf(stderr, "qemu: Unsupported NIC: %s\n", nd_table[0].model);
 266             exit (1);
 267         }
 268     }
 269     nvram = m48t59_init(0, PHYS_JJ_EEPROM, 0, PHYS_JJ_EEPROM_SIZE, 8);
 270     for (i = 0; i < MAX_CPUS; i++) {
 271         slavio_timer_init(PHYS_JJ_CLOCK + i * TARGET_PAGE_SIZE, PHYS_JJ_CLOCK_IRQ, 0, i);
 272     }
 273     slavio_timer_init(PHYS_JJ_CLOCK1, PHYS_JJ_CLOCK1_IRQ, 2, (unsigned int)-1);
 274     slavio_serial_ms_kbd_init(PHYS_JJ_MS_KBD, PHYS_JJ_MS_KBD_IRQ);
 275     // Slavio TTYA (base+4, Linux ttyS0) is the first Qemu serial device
 276     // Slavio TTYB (base+0, Linux ttyS1) is the second Qemu serial device
 277     slavio_serial_init(PHYS_JJ_SER, PHYS_JJ_SER_IRQ, serial_hds[1], serial_hds[0]);
 278     fdctrl_init(PHYS_JJ_FLOPPY_IRQ, 0, 1, PHYS_JJ_FDC, fd_table);
 279     esp_init(bs_table, PHYS_JJ_ESP_IRQ, PHYS_JJ_ESP, PHYS_JJ_ESPDMA);
 280     slavio_misc = slavio_misc_init(PHYS_JJ_SLAVIO, PHYS_JJ_ME_IRQ);
 281
 282     prom_offset = ram_size + vram_size;
 283
 284     snprintf(buf, sizeof(buf), "%s/%s", bios_dir, PROM_FILENAMEE);
 285     ret = load_elf(buf, phys_ram_base + prom_offset);
 286     if (ret < 0) {
 287         snprintf(buf, sizeof(buf), "%s/%s", bios_dir, PROM_FILENAMEB);
 288         ret = load_image(buf, phys_ram_base + prom_offset);
 289     }
 290     if (ret < 0) {
 291         fprintf(stderr, "qemu: could not load prom '%s'\n",
 292                 buf);
 293         exit(1);
 294     }
 295     cpu_register_physical_memory(PROM_ADDR, (ret + TARGET_PAGE_SIZE) & TARGET_PAGE_MASK,
 296                                  prom_offset | IO_MEM_ROM);
 297
 298     kernel_size = 0;
 299     if (linux_boot) {
 300         kernel_size = load_elf(kernel_filename, phys_ram_base + KERNEL_LOAD_ADDR);
 301         if (kernel_size < 0)
 302             kernel_size = load_aout(kernel_filename, phys_ram_base + KERNEL_LOAD_ADDR);
 303         if (kernel_size < 0)
 304             kernel_size = load_image(kernel_filename, phys_ram_base + KERNEL_LOAD_ADDR);
 305         if (kernel_size < 0) {
 306             fprintf(stderr, "qemu: could not load kernel '%s'\n",
 307                     kernel_filename);
 308             exit(1);
 309         }
 310
 311         /* load initrd */
 312         initrd_size = 0;
 313         if (initrd_filename) {
 314             initrd_size = load_image(initrd_filename, phys_ram_base + INITRD_LOAD_ADDR);
 315             if (initrd_size < 0) {
 316                 fprintf(stderr, "qemu: could not load initial ram disk '%s'\n",
 317                         initrd_filename);
 318                 exit(1);
 319             }
 320         }
 321         if (initrd_size > 0) {
 322             for (i = 0; i < 64 * TARGET_PAGE_SIZE; i += TARGET_PAGE_SIZE) {
 323                 if (ldl_raw(phys_ram_base + KERNEL_LOAD_ADDR + i)
 324                     == 0x48647253) { // HdrS
 325                     stl_raw(phys_ram_base + KERNEL_LOAD_ADDR + i + 16, INITRD_LOAD_ADDR);
 326                     stl_raw(phys_ram_base + KERNEL_LOAD_ADDR + i + 20, initrd_size);
 327                     break;
 328                 }
 329             }
 330         }
 331     }
 332     nvram_init(nvram, (uint8_t *)&nd_table[0].macaddr, kernel_cmdline, boot_device, ram_size, kernel_size, graphic_width, graphic_height, graphic_depth);
 333 }
 334
 335 QEMUMachine sun4m_machine = {
 336     "sun4m",
 337     "Sun4m platform",
 338     sun4m_init,
 339 };