vcs.maemo.org Git - qemu/blob - hw/sun4m.c

   1 /*
   2  * QEMU Sun4m System Emulator
   3  *
   4  * Copyright (c) 2003-2005 Fabrice Bellard
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a copy
   7  * of this software and associated documentation files (the "Software"), to deal
   8  * in the Software without restriction, including without limitation the rights
   9  * to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
  10  * copies of the Software, and to permit persons to whom the Software is
  11  * furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL
  19  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  20  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
  21  * OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN
  22  * THE SOFTWARE.
  23  */
  24 #include "vl.h"
  25
  26 #define KERNEL_LOAD_ADDR     0x00004000
  27 #define CMDLINE_ADDR         0x007ff000
  28 #define INITRD_LOAD_ADDR     0x00800000
  29 #define PROM_ADDR            0xffd00000
  30 #define PROM_FILENAMEB       "proll.bin"
  31 #define PROM_FILENAMEE       "proll.elf"
  32 #define PHYS_JJ_EEPROM  0x71200000      /* m48t08 */
  33 #define PHYS_JJ_IDPROM_OFF      0x1FD8
  34 #define PHYS_JJ_EEPROM_SIZE     0x2000
  35 // IRQs are not PIL ones, but master interrupt controller register
  36 // bits
  37 #define PHYS_JJ_IOMMU   0x10000000      /* I/O MMU */
  38 #define PHYS_JJ_TCX_FB  0x50000000      /* TCX frame buffer */
  39 #define PHYS_JJ_SLAVIO  0x70000000      /* Slavio base */
  40 #define PHYS_JJ_ESPDMA  0x78400000      /* ESP DMA controller */
  41 #define PHYS_JJ_ESP     0x78800000      /* ESP SCSI */
  42 #define PHYS_JJ_ESP_IRQ    18
  43 #define PHYS_JJ_LEDMA   0x78400010      /* Lance DMA controller */
  44 #define PHYS_JJ_LE      0x78C00000      /* Lance ethernet */
  45 #define PHYS_JJ_LE_IRQ     16
  46 #define PHYS_JJ_CLOCK   0x71D00000      /* Per-CPU timer/counter, L14 */
  47 #define PHYS_JJ_CLOCK_IRQ  7
  48 #define PHYS_JJ_CLOCK1  0x71D10000      /* System timer/counter, L10 */
  49 #define PHYS_JJ_CLOCK1_IRQ 19
  50 #define PHYS_JJ_INTR0   0x71E00000      /* Per-CPU interrupt control registers */
  51 #define PHYS_JJ_INTR_G  0x71E10000      /* Master interrupt control registers */
  52 #define PHYS_JJ_MS_KBD  0x71000000      /* Mouse and keyboard */
  53 #define PHYS_JJ_MS_KBD_IRQ    14
  54 #define PHYS_JJ_SER     0x71100000      /* Serial */
  55 #define PHYS_JJ_SER_IRQ    15
  56 #define PHYS_JJ_FDC     0x71400000      /* Floppy */
  57 #define PHYS_JJ_FLOPPY_IRQ 22
  58 #define PHYS_JJ_ME_IRQ 30               /* Module error, power fail */
  59
  60 /* TSC handling */
  61
  62 uint64_t cpu_get_tsc()
  63 {
  64     return qemu_get_clock(vm_clock);
  65 }
  66
  67 int DMA_get_channel_mode (int nchan)
  68 {
  69     return 0;
  70 }
  71 int DMA_read_memory (int nchan, void *buf, int pos, int size)
  72 {
  73     return 0;
  74 }
  75 int DMA_write_memory (int nchan, void *buf, int pos, int size)
  76 {
  77     return 0;
  78 }
  79 void DMA_hold_DREQ (int nchan) {}
  80 void DMA_release_DREQ (int nchan) {}
  81 void DMA_schedule(int nchan) {}
  82 void DMA_run (void) {}
  83 void DMA_init (int high_page_enable) {}
  84 void DMA_register_channel (int nchan,
  85                            DMA_transfer_handler transfer_handler,
  86                            void *opaque)
  87 {
  88 }
  89
  90 static void nvram_set_word (m48t59_t *nvram, uint32_t addr, uint16_t value)
  91 {
  92     m48t59_write(nvram, addr++, (value >> 8) & 0xff);
  93     m48t59_write(nvram, addr++, value & 0xff);
  94 }
  95
  96 static void nvram_set_lword (m48t59_t *nvram, uint32_t addr, uint32_t value)
  97 {
  98     m48t59_write(nvram, addr++, value >> 24);
  99     m48t59_write(nvram, addr++, (value >> 16) & 0xff);
 100     m48t59_write(nvram, addr++, (value >> 8) & 0xff);
 101     m48t59_write(nvram, addr++, value & 0xff);
 102 }
 103
 104 static void nvram_set_string (m48t59_t *nvram, uint32_t addr,
 105                        const unsigned char *str, uint32_t max)
 106 {
 107     unsigned int i;
 108
 109     for (i = 0; i < max && str[i] != '\0'; i++) {
 110         m48t59_write(nvram, addr + i, str[i]);
 111     }
 112     m48t59_write(nvram, addr + max - 1, '\0');
 113 }
 114
 115 static m48t59_t *nvram;
 116
 117 extern int nographic;
 118
 119 static void nvram_init(m48t59_t *nvram, uint8_t *macaddr, const char *cmdline,
 120                        int boot_device, uint32_t RAM_size,
 121                        uint32_t kernel_size,
 122                        int width, int height, int depth)
 123 {
 124     unsigned char tmp = 0;
 125     int i, j;
 126
 127     // Try to match PPC NVRAM
 128     nvram_set_string(nvram, 0x00, "QEMU_BIOS", 16);
 129     nvram_set_lword(nvram,  0x10, 0x00000001); /* structure v1 */
 130     // NVRAM_size, arch not applicable
 131     m48t59_write(nvram, 0x2F, nographic & 0xff);
 132     nvram_set_lword(nvram,  0x30, RAM_size);
 133     m48t59_write(nvram, 0x34, boot_device & 0xff);
 134     nvram_set_lword(nvram,  0x38, KERNEL_LOAD_ADDR);
 135     nvram_set_lword(nvram,  0x3C, kernel_size);
 136     if (cmdline) {
 137         strcpy(phys_ram_base + CMDLINE_ADDR, cmdline);
 138         nvram_set_lword(nvram,  0x40, CMDLINE_ADDR);
 139         nvram_set_lword(nvram,  0x44, strlen(cmdline));
 140     }
 141     // initrd_image, initrd_size passed differently
 142     nvram_set_word(nvram,   0x54, width);
 143     nvram_set_word(nvram,   0x56, height);
 144     nvram_set_word(nvram,   0x58, depth);
 145
 146     // Sun4m specific use
 147     i = 0x1fd8;
 148     m48t59_write(nvram, i++, 0x01);
 149     m48t59_write(nvram, i++, 0x80); /* Sun4m OBP */
 150     j = 0;
 151     m48t59_write(nvram, i++, macaddr[j++]);
 152     m48t59_write(nvram, i++, macaddr[j++]);
 153     m48t59_write(nvram, i++, macaddr[j++]);
 154     m48t59_write(nvram, i++, macaddr[j++]);
 155     m48t59_write(nvram, i++, macaddr[j++]);
 156     m48t59_write(nvram, i, macaddr[j]);
 157
 158     /* Calculate checksum */
 159     for (i = 0x1fd8; i < 0x1fe7; i++) {
 160         tmp ^= m48t59_read(nvram, i);
 161     }
 162     m48t59_write(nvram, 0x1fe7, tmp);
 163 }
 164
 165 static void *slavio_intctl;
 166
 167 void pic_info()
 168 {
 169     slavio_pic_info(slavio_intctl);
 170 }
 171
 172 void irq_info()
 173 {
 174     slavio_irq_info(slavio_intctl);
 175 }
 176
 177 void pic_set_irq(int irq, int level)
 178 {
 179     slavio_pic_set_irq(slavio_intctl, irq, level);
 180 }
 181
 182 static void *tcx;
 183
 184 void vga_update_display()
 185 {
 186     tcx_update_display(tcx);
 187 }
 188
 189 void vga_invalidate_display()
 190 {
 191     tcx_invalidate_display(tcx);
 192 }
 193
 194 void vga_screen_dump(const char *filename)
 195 {
 196     tcx_screen_dump(tcx, filename);
 197 }
 198
 199 static void *iommu;
 200
 201 uint32_t iommu_translate(uint32_t addr)
 202 {
 203     return iommu_translate_local(iommu, addr);
 204 }
 205
 206 static void *slavio_misc;
 207
 208 void qemu_system_powerdown(void)
 209 {
 210     slavio_set_power_fail(slavio_misc, 1);
 211 }
 212
 213 /* Sun4m hardware initialisation */
 214 static void sun4m_init(int ram_size, int vga_ram_size, int boot_device,
 215                        DisplayState *ds, const char **fd_filename, int snapshot,
 216                        const char *kernel_filename, const char *kernel_cmdline,
 217                        const char *initrd_filename)
 218 {
 219     char buf[1024];
 220     int ret, linux_boot;
 221     unsigned int i;
 222     long vram_size = 0x100000, prom_offset, initrd_size, kernel_size;
 223
 224     linux_boot = (kernel_filename != NULL);
 225
 226     /* allocate RAM */
 227     cpu_register_physical_memory(0, ram_size, 0);
 228
 229     iommu = iommu_init(PHYS_JJ_IOMMU);
 230     slavio_intctl = slavio_intctl_init(PHYS_JJ_INTR0, PHYS_JJ_INTR_G);
 231     tcx = tcx_init(ds, PHYS_JJ_TCX_FB, phys_ram_base + ram_size, ram_size, vram_size, graphic_width, graphic_height);
 232     lance_init(&nd_table[0], PHYS_JJ_LE_IRQ, PHYS_JJ_LE, PHYS_JJ_LEDMA);
 233     nvram = m48t59_init(0, PHYS_JJ_EEPROM, 0, PHYS_JJ_EEPROM_SIZE, 8);
 234     slavio_timer_init(PHYS_JJ_CLOCK, PHYS_JJ_CLOCK_IRQ, PHYS_JJ_CLOCK1, PHYS_JJ_CLOCK1_IRQ);
 235     slavio_serial_ms_kbd_init(PHYS_JJ_MS_KBD, PHYS_JJ_MS_KBD_IRQ);
 236     // Slavio TTYA (base+4, Linux ttyS0) is the first Qemu serial device
 237     // Slavio TTYB (base+0, Linux ttyS1) is the second Qemu serial device
 238     slavio_serial_init(PHYS_JJ_SER, PHYS_JJ_SER_IRQ, serial_hds[1], serial_hds[0]);
 239     fdctrl_init(PHYS_JJ_FLOPPY_IRQ, 0, 1, PHYS_JJ_FDC, fd_table);
 240     esp_init(bs_table, PHYS_JJ_ESP_IRQ, PHYS_JJ_ESP, PHYS_JJ_ESPDMA);
 241     slavio_misc = slavio_misc_init(PHYS_JJ_SLAVIO, PHYS_JJ_ME_IRQ);
 242
 243     prom_offset = ram_size + vram_size;
 244
 245     snprintf(buf, sizeof(buf), "%s/%s", bios_dir, PROM_FILENAMEE);
 246     ret = load_elf(buf, phys_ram_base + prom_offset);
 247     if (ret < 0) {
 248         snprintf(buf, sizeof(buf), "%s/%s", bios_dir, PROM_FILENAMEB);
 249         ret = load_image(buf, phys_ram_base + prom_offset);
 250     }
 251     if (ret < 0) {
 252         fprintf(stderr, "qemu: could not load prom '%s'\n",
 253                 buf);
 254         exit(1);
 255     }
 256     cpu_register_physical_memory(PROM_ADDR, (ret + TARGET_PAGE_SIZE) & TARGET_PAGE_MASK,
 257                                  prom_offset | IO_MEM_ROM);
 258
 259     kernel_size = 0;
 260     if (linux_boot) {
 261         kernel_size = load_elf(kernel_filename, phys_ram_base + KERNEL_LOAD_ADDR);
 262         if (kernel_size < 0)
 263             kernel_size = load_aout(kernel_filename, phys_ram_base + KERNEL_LOAD_ADDR);
 264         if (kernel_size < 0)
 265             kernel_size = load_image(kernel_filename, phys_ram_base + KERNEL_LOAD_ADDR);
 266         if (kernel_size < 0) {
 267             fprintf(stderr, "qemu: could not load kernel '%s'\n",
 268                     kernel_filename);
 269             exit(1);
 270         }
 271
 272         /* load initrd */
 273         initrd_size = 0;
 274         if (initrd_filename) {
 275             initrd_size = load_image(initrd_filename, phys_ram_base + INITRD_LOAD_ADDR);
 276             if (initrd_size < 0) {
 277                 fprintf(stderr, "qemu: could not load initial ram disk '%s'\n",
 278                         initrd_filename);
 279                 exit(1);
 280             }
 281         }
 282         if (initrd_size > 0) {
 283             for (i = 0; i < 64 * TARGET_PAGE_SIZE; i += TARGET_PAGE_SIZE) {
 284                 if (ldl_raw(phys_ram_base + KERNEL_LOAD_ADDR + i)
 285                     == 0x48647253) { // HdrS
 286                     stl_raw(phys_ram_base + KERNEL_LOAD_ADDR + i + 16, INITRD_LOAD_ADDR);
 287                     stl_raw(phys_ram_base + KERNEL_LOAD_ADDR + i + 20, initrd_size);
 288                     break;
 289                 }
 290             }
 291         }
 292     }
 293     nvram_init(nvram, (uint8_t *)&nd_table[0].macaddr, kernel_cmdline, boot_device, ram_size, kernel_size, graphic_width, graphic_height, graphic_depth);
 294 }
 295
 296 QEMUMachine sun4m_machine = {
 297     "sun4m",
 298     "Sun4m platform",
 299     sun4m_init,
 300 };