vcs.maemo.org Git - qemu/blob - hw/pci.c

   1 /*
   2  * QEMU PCI bus manager
   3  *
   4  * Copyright (c) 2004 Fabrice Bellard
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a copy
   7  * of this software and associated documentation files (the "Software"), to deal
   8  * in the Software without restriction, including without limitation the rights
   9  * to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
  10  * copies of the Software, and to permit persons to whom the Software is
  11  * furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL
  19  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  20  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
  21  * OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN
  22  * THE SOFTWARE.
  23  */
  24 #include "vl.h"
  25
  26 //#define DEBUG_PCI
  27
  28 #define PCI_VENDOR_ID           0x00    /* 16 bits */
  29 #define PCI_DEVICE_ID           0x02    /* 16 bits */
  30 #define PCI_COMMAND             0x04    /* 16 bits */
  31 #define  PCI_COMMAND_IO         0x1     /* Enable response in I/O space */
  32 #define  PCI_COMMAND_MEMORY     0x2     /* Enable response in Memory space */
  33 #define PCI_CLASS_DEVICE        0x0a    /* Device class */
  34 #define PCI_INTERRUPT_LINE      0x3c    /* 8 bits */
  35 #define PCI_INTERRUPT_PIN       0x3d    /* 8 bits */
  36 #define PCI_MIN_GNT             0x3e    /* 8 bits */
  37 #define PCI_MAX_LAT             0x3f    /* 8 bits */
  38
  39 /* just used for simpler irq handling. */
  40 #define PCI_DEVICES_MAX 64
  41 #define PCI_IRQ_WORDS   ((PCI_DEVICES_MAX + 31) / 32)
  42
  43 typedef struct PCIBridge {
  44     uint32_t config_reg;
  45     PCIDevice **pci_bus[256];
  46 } PCIBridge;
  47
  48 static PCIBridge pci_bridge;
  49 target_phys_addr_t pci_mem_base;
  50 static int pci_irq_index;
  51 static uint32_t pci_irq_levels[4][PCI_IRQ_WORDS];
  52
  53 /* -1 for devfn means auto assign */
  54 PCIDevice *pci_register_device(const char *name, int instance_size,
  55                                int bus_num, int devfn,
  56                                PCIConfigReadFunc *config_read,
  57                                PCIConfigWriteFunc *config_write)
  58 {
  59     PCIBridge *s = &pci_bridge;
  60     PCIDevice *pci_dev, **bus;
  61
  62     if (pci_irq_index >= PCI_DEVICES_MAX)
  63         return NULL;
  64
  65     if (!s->pci_bus[bus_num]) {
  66         s->pci_bus[bus_num] = qemu_mallocz(256 * sizeof(PCIDevice *));
  67         if (!s->pci_bus[bus_num])
  68             return NULL;
  69     }
  70     bus = s->pci_bus[bus_num];
  71     if (devfn < 0) {
  72         for(devfn = 0 ; devfn < 256; devfn += 8) {
  73             if (!bus[devfn])
  74                 goto found;
  75         }
  76         return NULL;
  77     found: ;
  78     }
  79     pci_dev = qemu_mallocz(instance_size);
  80     if (!pci_dev)
  81         return NULL;
  82     pci_dev->bus_num = bus_num;
  83     pci_dev->devfn = devfn;
  84     pstrcpy(pci_dev->name, sizeof(pci_dev->name), name);
  85
  86     if (!config_read)
  87         config_read = pci_default_read_config;
  88     if (!config_write)
  89         config_write = pci_default_write_config;
  90     pci_dev->config_read = config_read;
  91     pci_dev->config_write = config_write;
  92     pci_dev->irq_index = pci_irq_index++;
  93     bus[devfn] = pci_dev;
  94     return pci_dev;
  95 }
  96
  97 void pci_register_io_region(PCIDevice *pci_dev, int region_num,
  98                             uint32_t size, int type,
  99                             PCIMapIORegionFunc *map_func)
 100 {
 101     PCIIORegion *r;
 102
 103     if ((unsigned int)region_num >= 6)
 104         return;
 105     r = &pci_dev->io_regions[region_num];
 106     r->addr = -1;
 107     r->size = size;
 108     r->type = type;
 109     r->map_func = map_func;
 110 }
 111
 112 static void pci_addr_writel(void* opaque, uint32_t addr, uint32_t val)
 113 {
 114     PCIBridge *s = opaque;
 115     s->config_reg = val;
 116 }
 117
 118 static uint32_t pci_addr_readl(void* opaque, uint32_t addr)
 119 {
 120     PCIBridge *s = opaque;
 121     return s->config_reg;
 122 }
 123
 124 static void pci_update_mappings(PCIDevice *d)
 125 {
 126     PCIIORegion *r;
 127     int cmd, i;
 128     uint32_t last_addr, new_addr;
 129
 130     cmd = le16_to_cpu(*(uint16_t *)(d->config + PCI_COMMAND));
 131     for(i = 0; i < 6; i++) {
 132         r = &d->io_regions[i];
 133         if (r->size != 0) {
 134             if (r->type & PCI_ADDRESS_SPACE_IO) {
 135                 if (cmd & PCI_COMMAND_IO) {
 136                     new_addr = le32_to_cpu(*(uint32_t *)(d->config +
 137                                                          0x10 + i * 4));
 138                     new_addr = new_addr & ~(r->size - 1);
 139                     last_addr = new_addr + r->size - 1;
 140                     /* NOTE: we have only 64K ioports on PC */
 141                     if (last_addr <= new_addr || new_addr == 0 ||
 142                         last_addr >= 0x10000) {
 143                         new_addr = -1;
 144                     }
 145                 } else {
 146                     new_addr = -1;
 147                 }
 148             } else {
 149                 if (cmd & PCI_COMMAND_MEMORY) {
 150                     new_addr = le32_to_cpu(*(uint32_t *)(d->config +
 151                                                          0x10 + i * 4));
 152                     new_addr = new_addr & ~(r->size - 1);
 153                     last_addr = new_addr + r->size - 1;
 154                     /* NOTE: we do not support wrapping */
 155                     /* XXX: as we cannot support really dynamic
 156                        mappings, we handle specific values as invalid
 157                        mappings. */
 158                     if (last_addr <= new_addr || new_addr == 0 ||
 159                         last_addr == -1) {
 160                         new_addr = -1;
 161                     }
 162                 } else {
 163                     new_addr = -1;
 164                 }
 165             }
 166             /* now do the real mapping */
 167             if (new_addr != r->addr) {
 168                 if (r->addr != -1) {
 169                     if (r->type & PCI_ADDRESS_SPACE_IO) {
 170                         int class;
 171                         /* NOTE: specific hack for IDE in PC case:
 172                            only one byte must be mapped. */
 173                         class = d->config[0x0a] | (d->config[0x0b] << 8);
 174                         if (class == 0x0101 && r->size == 4) {
 175                             isa_unassign_ioport(r->addr + 2, 1);
 176                         } else {
 177                             isa_unassign_ioport(r->addr, r->size);
 178                         }
 179                     } else {
 180                         cpu_register_physical_memory(r->addr + pci_mem_base,
 181                                                      r->size,
 182                                                      IO_MEM_UNASSIGNED);
 183                     }
 184                 }
 185                 r->addr = new_addr;
 186                 if (r->addr != -1) {
 187                     r->map_func(d, i, r->addr, r->size, r->type);
 188                 }
 189             }
 190         }
 191     }
 192 }
 193
 194 uint32_t pci_default_read_config(PCIDevice *d,
 195                                  uint32_t address, int len)
 196 {
 197     uint32_t val;
 198     switch(len) {
 199     case 1:
 200         val = d->config[address];
 201         break;
 202     case 2:
 203         val = le16_to_cpu(*(uint16_t *)(d->config + address));
 204         break;
 205     default:
 206     case 4:
 207         val = le32_to_cpu(*(uint32_t *)(d->config + address));
 208         break;
 209     }
 210     return val;
 211 }
 212
 213 void pci_default_write_config(PCIDevice *d,
 214                               uint32_t address, uint32_t val, int len)
 215 {
 216     int can_write, i;
 217     uint32_t end, addr;
 218
 219     if (len == 4 && (address >= 0x10 && address < 0x10 + 4 * 6)) {
 220         PCIIORegion *r;
 221         int reg;
 222
 223         reg = (address - 0x10) >> 2;
 224         r = &d->io_regions[reg];
 225         if (r->size == 0)
 226             goto default_config;
 227         /* compute the stored value */
 228         val &= ~(r->size - 1);
 229         val |= r->type;
 230         *(uint32_t *)(d->config + 0x10 + reg * 4) = cpu_to_le32(val);
 231         pci_update_mappings(d);
 232         return;
 233     }
 234  default_config:
 235     /* not efficient, but simple */
 236     addr = address;
 237     for(i = 0; i < len; i++) {
 238         /* default read/write accesses */
 239         switch(addr) {
 240         case 0x00:
 241         case 0x01:
 242         case 0x02:
 243         case 0x03:
 244         case 0x08:
 245         case 0x09:
 246         case 0x0a:
 247         case 0x0b:
 248         case 0x0e:
 249         case 0x3d:
 250             can_write = 0;
 251             break;
 252         default:
 253             can_write = 1;
 254             break;
 255         }
 256         if (can_write) {
 257             d->config[addr] = val;
 258         }
 259         addr++;
 260         val >>= 8;
 261     }
 262
 263     end = address + len;
 264     if (end > PCI_COMMAND && address < (PCI_COMMAND + 2)) {
 265         /* if the command register is modified, we must modify the mappings */
 266         pci_update_mappings(d);
 267     }
 268 }
 269
 270 static void pci_data_write(void *opaque, uint32_t addr,
 271                            uint32_t val, int len)
 272 {
 273     PCIBridge *s = opaque;
 274     PCIDevice **bus, *pci_dev;
 275     int config_addr;
 276
 277 #if defined(DEBUG_PCI) && 0
 278     printf("pci_data_write: addr=%08x val=%08x len=%d\n",
 279            s->config_reg, val, len);
 280 #endif
 281     if (!(s->config_reg & (1 << 31))) {
 282         return;
 283     }
 284     if ((s->config_reg & 0x3) != 0) {
 285         return;
 286     }
 287     bus = s->pci_bus[(s->config_reg >> 16) & 0xff];
 288     if (!bus)
 289         return;
 290     pci_dev = bus[(s->config_reg >> 8) & 0xff];
 291     if (!pci_dev)
 292         return;
 293     config_addr = (s->config_reg & 0xfc) | (addr & 3);
 294 #if defined(DEBUG_PCI)
 295     printf("pci_config_write: %s: addr=%02x val=%08x len=%d\n",
 296            pci_dev->name, config_addr, val, len);
 297 #endif
 298     pci_dev->config_write(pci_dev, config_addr, val, len);
 299 }
 300
 301 static uint32_t pci_data_read(void *opaque, uint32_t addr,
 302                               int len)
 303 {
 304     PCIBridge *s = opaque;
 305     PCIDevice **bus, *pci_dev;
 306     int config_addr;
 307     uint32_t val;
 308
 309     if (!(s->config_reg & (1 << 31)))
 310         goto fail;
 311     if ((s->config_reg & 0x3) != 0)
 312         goto fail;
 313     bus = s->pci_bus[(s->config_reg >> 16) & 0xff];
 314     if (!bus)
 315         goto fail;
 316     pci_dev = bus[(s->config_reg >> 8) & 0xff];
 317     if (!pci_dev) {
 318     fail:
 319         val = 0;
 320         goto the_end;
 321     }
 322     config_addr = (s->config_reg & 0xfc) | (addr & 3);
 323     val = pci_dev->config_read(pci_dev, config_addr, len);
 324 #if defined(DEBUG_PCI)
 325     printf("pci_config_read: %s: addr=%02x val=%08x len=%d\n",
 326            pci_dev->name, config_addr, val, len);
 327 #endif
 328  the_end:
 329 #if defined(DEBUG_PCI) && 0
 330     printf("pci_data_read: addr=%08x val=%08x len=%d\n",
 331            s->config_reg, val, len);
 332 #endif
 333     return val;
 334 }
 335
 336 static void pci_data_writeb(void* opaque, uint32_t addr, uint32_t val)
 337 {
 338     pci_data_write(opaque, addr, val, 1);
 339 }
 340
 341 static void pci_data_writew(void* opaque, uint32_t addr, uint32_t val)
 342 {
 343     pci_data_write(opaque, addr, val, 2);
 344 }
 345
 346 static void pci_data_writel(void* opaque, uint32_t addr, uint32_t val)
 347 {
 348     pci_data_write(opaque, addr, val, 4);
 349 }
 350
 351 static uint32_t pci_data_readb(void* opaque, uint32_t addr)
 352 {
 353     return pci_data_read(opaque, addr, 1);
 354 }
 355
 356 static uint32_t pci_data_readw(void* opaque, uint32_t addr)
 357 {
 358     return pci_data_read(opaque, addr, 2);
 359 }
 360
 361 static uint32_t pci_data_readl(void* opaque, uint32_t addr)
 362 {
 363     return pci_data_read(opaque, addr, 4);
 364 }
 365
 366 /* i440FX PCI bridge */
 367
 368 void i440fx_init(void)
 369 {
 370     PCIBridge *s = &pci_bridge;
 371     PCIDevice *d;
 372
 373     register_ioport_write(0xcf8, 4, 4, pci_addr_writel, s);
 374     register_ioport_read(0xcf8, 4, 4, pci_addr_readl, s);
 375
 376     register_ioport_write(0xcfc, 4, 1, pci_data_writeb, s);
 377     register_ioport_write(0xcfc, 4, 2, pci_data_writew, s);
 378     register_ioport_write(0xcfc, 4, 4, pci_data_writel, s);
 379     register_ioport_read(0xcfc, 4, 1, pci_data_readb, s);
 380     register_ioport_read(0xcfc, 4, 2, pci_data_readw, s);
 381     register_ioport_read(0xcfc, 4, 4, pci_data_readl, s);
 382
 383     d = pci_register_device("i440FX", sizeof(PCIDevice), 0, 0,
 384                             NULL, NULL);
 385
 386     d->config[0x00] = 0x86; // vendor_id
 387     d->config[0x01] = 0x80;
 388     d->config[0x02] = 0x37; // device_id
 389     d->config[0x03] = 0x12;
 390     d->config[0x08] = 0x02; // revision
 391     d->config[0x0a] = 0x04; // class_sub = pci2pci
 392     d->config[0x0b] = 0x06; // class_base = PCI_bridge
 393     d->config[0x0c] = 0x01; // line_size in 32 bit words
 394     d->config[0x0e] = 0x01; // header_type
 395 }
 396
 397 /* PIIX3 PCI to ISA bridge */
 398
 399 typedef struct PIIX3State {
 400     PCIDevice dev;
 401 } PIIX3State;
 402
 403 PIIX3State *piix3_state;
 404
 405 static void piix3_reset(PIIX3State *d)
 406 {
 407     uint8_t *pci_conf = d->dev.config;
 408
 409     pci_conf[0x04] = 0x07; // master, memory and I/O
 410     pci_conf[0x05] = 0x00;
 411     pci_conf[0x06] = 0x00;
 412     pci_conf[0x07] = 0x02; // PCI_status_devsel_medium
 413     pci_conf[0x4c] = 0x4d;
 414     pci_conf[0x4e] = 0x03;
 415     pci_conf[0x4f] = 0x00;
 416     pci_conf[0x60] = 0x80;
 417     pci_conf[0x69] = 0x02;
 418     pci_conf[0x70] = 0x80;
 419     pci_conf[0x76] = 0x0c;
 420     pci_conf[0x77] = 0x0c;
 421     pci_conf[0x78] = 0x02;
 422     pci_conf[0x79] = 0x00;
 423     pci_conf[0x80] = 0x00;
 424     pci_conf[0x82] = 0x00;
 425     pci_conf[0xa0] = 0x08;
 426     pci_conf[0xa0] = 0x08;
 427     pci_conf[0xa2] = 0x00;
 428     pci_conf[0xa3] = 0x00;
 429     pci_conf[0xa4] = 0x00;
 430     pci_conf[0xa5] = 0x00;
 431     pci_conf[0xa6] = 0x00;
 432     pci_conf[0xa7] = 0x00;
 433     pci_conf[0xa8] = 0x0f;
 434     pci_conf[0xaa] = 0x00;
 435     pci_conf[0xab] = 0x00;
 436     pci_conf[0xac] = 0x00;
 437     pci_conf[0xae] = 0x00;
 438 }
 439
 440 void piix3_init(void)
 441 {
 442     PIIX3State *d;
 443     uint8_t *pci_conf;
 444
 445     d = (PIIX3State *)pci_register_device("PIIX3", sizeof(PIIX3State),
 446                                           0, -1,
 447                                           NULL, NULL);
 448     piix3_state = d;
 449     pci_conf = d->dev.config;
 450
 451     pci_conf[0x00] = 0x86; // Intel
 452     pci_conf[0x01] = 0x80;
 453     pci_conf[0x02] = 0x00; // 82371SB PIIX3 PCI-to-ISA bridge (Step A1)
 454     pci_conf[0x03] = 0x70;
 455     pci_conf[0x0a] = 0x01; // class_sub = PCI_ISA
 456     pci_conf[0x0b] = 0x06; // class_base = PCI_bridge
 457     pci_conf[0x0e] = 0x80; // header_type = PCI_multifunction, generic
 458
 459     piix3_reset(d);
 460 }
 461
 462 /***********************************************************/
 463 /* generic PCI irq support */
 464
 465 /* return the global irq number corresponding to a given device irq
 466    pin. We could also use the bus number to have a more precise
 467    mapping. */
 468 static inline int pci_slot_get_pirq(PCIDevice *pci_dev, int irq_num)
 469 {
 470     int slot_addend;
 471     slot_addend = (pci_dev->devfn >> 3);
 472     return (irq_num + slot_addend) & 3;
 473 }
 474
 475 /* 0 <= irq_num <= 3. level must be 0 or 1 */
 476 void pci_set_irq(PCIDevice *pci_dev, int irq_num, int level)
 477 {
 478     int irq_index, shift, pic_irq, pic_level;
 479     uint32_t *p;
 480
 481     irq_num = pci_slot_get_pirq(pci_dev, irq_num);
 482     irq_index = pci_dev->irq_index;
 483     p = &pci_irq_levels[irq_num][irq_index >> 5];
 484     shift = (irq_index & 0x1f);
 485     *p = (*p & ~(1 << shift)) | (level << shift);
 486
 487     /* now we change the pic irq level according to the piix irq mappings */
 488     pic_irq = piix3_state->dev.config[0x60 + irq_num];
 489     if (pic_irq < 16) {
 490         /* the pic level is the logical OR of all the PCI irqs mapped
 491            to it */
 492         pic_level = 0;
 493 #if (PCI_IRQ_WORDS == 2)
 494         pic_level = ((pci_irq_levels[irq_num][0] |
 495                       pci_irq_levels[irq_num][1]) != 0);
 496 #else
 497         {
 498             int i;
 499             pic_level = 0;
 500             for(i = 0; i < PCI_IRQ_WORDS; i++) {
 501                 if (pci_irq_levels[irq_num][i]) {
 502                     pic_level = 1;
 503                     break;
 504                 }
 505             }
 506         }
 507 #endif
 508         pic_set_irq(pic_irq, pic_level);
 509     }
 510 }
 511
 512 /***********************************************************/
 513 /* monitor info on PCI */
 514
 515 static void pci_info_device(PCIDevice *d)
 516 {
 517     int i, class;
 518     PCIIORegion *r;
 519
 520     printf("  Bus %2d, device %3d, function %d:\n",
 521            d->bus_num, d->devfn >> 3, d->devfn & 7);
 522     class = le16_to_cpu(*((uint16_t *)(d->config + PCI_CLASS_DEVICE)));
 523     printf("    ");
 524     switch(class) {
 525     case 0x0101:
 526         printf("IDE controller");
 527         break;
 528     case 0x0200:
 529         printf("Ethernet controller");
 530         break;
 531     case 0x0300:
 532         printf("VGA controller");
 533         break;
 534     default:
 535         printf("Class %04x", class);
 536         break;
 537     }
 538     printf(": PCI device %04x:%04x\n",
 539            le16_to_cpu(*((uint16_t *)(d->config + PCI_VENDOR_ID))),
 540            le16_to_cpu(*((uint16_t *)(d->config + PCI_DEVICE_ID))));
 541
 542     if (d->config[PCI_INTERRUPT_PIN] != 0) {
 543         printf("      IRQ %d.\n", d->config[PCI_INTERRUPT_LINE]);
 544     }
 545     for(i = 0;i < 6; i++) {
 546         r = &d->io_regions[i];
 547         if (r->size != 0) {
 548             printf("      BAR%d: ", i);
 549             if (r->type & PCI_ADDRESS_SPACE_IO) {
 550                 printf("I/O at 0x%04x [0x%04x].\n",
 551                        r->addr, r->addr + r->size - 1);
 552             } else {
 553                 printf("32 bit memory at 0x%08x [0x%08x].\n",
 554                        r->addr, r->addr + r->size - 1);
 555             }
 556         }
 557     }
 558 }
 559
 560 void pci_info(void)
 561 {
 562     PCIBridge *s = &pci_bridge;
 563     PCIDevice **bus;
 564     int bus_num, devfn;
 565
 566     for(bus_num = 0; bus_num < 256; bus_num++) {
 567         bus = s->pci_bus[bus_num];
 568         if (bus) {
 569             for(devfn = 0; devfn < 256; devfn++) {
 570                 if (bus[devfn])
 571                     pci_info_device(bus[devfn]);
 572             }
 573         }
 574     }
 575 }
 576
 577 /***********************************************************/
 578 /* XXX: the following should be moved to the PC BIOS */
 579
 580 static uint32_t isa_inb(uint32_t addr)
 581 {
 582     return cpu_inb(cpu_single_env, addr);
 583 }
 584
 585 static void isa_outb(uint32_t val, uint32_t addr)
 586 {
 587     cpu_outb(cpu_single_env, addr, val);
 588 }
 589
 590 static uint32_t isa_inw(uint32_t addr)
 591 {
 592     return cpu_inw(cpu_single_env, addr);
 593 }
 594
 595 static void isa_outw(uint32_t val, uint32_t addr)
 596 {
 597     cpu_outw(cpu_single_env, addr, val);
 598 }
 599
 600 static uint32_t isa_inl(uint32_t addr)
 601 {
 602     return cpu_inl(cpu_single_env, addr);
 603 }
 604
 605 static void isa_outl(uint32_t val, uint32_t addr)
 606 {
 607     cpu_outl(cpu_single_env, addr, val);
 608 }
 609
 610 static void pci_config_writel(PCIDevice *d, uint32_t addr, uint32_t val)
 611 {
 612     PCIBridge *s = &pci_bridge;
 613     s->config_reg = 0x80000000 | (d->bus_num << 16) |
 614         (d->devfn << 8) | addr;
 615     pci_data_write(s, 0, val, 4);
 616 }
 617
 618 static void pci_config_writew(PCIDevice *d, uint32_t addr, uint32_t val)
 619 {
 620     PCIBridge *s = &pci_bridge;
 621     s->config_reg = 0x80000000 | (d->bus_num << 16) |
 622         (d->devfn << 8) | (addr & ~3);
 623     pci_data_write(s, addr & 3, val, 2);
 624 }
 625
 626 static void pci_config_writeb(PCIDevice *d, uint32_t addr, uint32_t val)
 627 {
 628     PCIBridge *s = &pci_bridge;
 629     s->config_reg = 0x80000000 | (d->bus_num << 16) |
 630         (d->devfn << 8) | (addr & ~3);
 631     pci_data_write(s, addr & 3, val, 1);
 632 }
 633
 634 static uint32_t pci_config_readl(PCIDevice *d, uint32_t addr)
 635 {
 636     PCIBridge *s = &pci_bridge;
 637     s->config_reg = 0x80000000 | (d->bus_num << 16) |
 638         (d->devfn << 8) | addr;
 639     return pci_data_read(s, 0, 4);
 640 }
 641
 642 static uint32_t pci_config_readw(PCIDevice *d, uint32_t addr)
 643 {
 644     PCIBridge *s = &pci_bridge;
 645     s->config_reg = 0x80000000 | (d->bus_num << 16) |
 646         (d->devfn << 8) | (addr & ~3);
 647     return pci_data_read(s, addr & 3, 2);
 648 }
 649
 650 static uint32_t pci_config_readb(PCIDevice *d, uint32_t addr)
 651 {
 652     PCIBridge *s = &pci_bridge;
 653     s->config_reg = 0x80000000 | (d->bus_num << 16) |
 654         (d->devfn << 8) | (addr & ~3);
 655     return pci_data_read(s, addr & 3, 1);
 656 }
 657
 658 static uint32_t pci_bios_io_addr;
 659 static uint32_t pci_bios_mem_addr;
 660 /* host irqs corresponding to PCI irqs A-D */
 661 static uint8_t pci_irqs[4] = { 11, 9, 11, 9 };
 662
 663 static void pci_set_io_region_addr(PCIDevice *d, int region_num, uint32_t addr)
 664 {
 665     PCIIORegion *r;
 666     uint16_t cmd;
 667
 668     pci_config_writel(d, 0x10 + region_num * 4, addr);
 669     r = &d->io_regions[region_num];
 670
 671     /* enable memory mappings */
 672     cmd = pci_config_readw(d, PCI_COMMAND);
 673     if (r->type & PCI_ADDRESS_SPACE_IO)
 674         cmd |= 1;
 675     else
 676         cmd |= 2;
 677     pci_config_writew(d, PCI_COMMAND, cmd);
 678 }
 679
 680 static void pci_bios_init_device(PCIDevice *d)
 681 {
 682     int class;
 683     PCIIORegion *r;
 684     uint32_t *paddr;
 685     int i, pin, pic_irq;
 686
 687     class = d->config[0x0a] | (d->config[0x0b] << 8);
 688     switch(class) {
 689     case 0x0101:
 690         /* IDE: we map it as in ISA mode */
 691         pci_set_io_region_addr(d, 0, 0x1f0);
 692         pci_set_io_region_addr(d, 1, 0x3f4);
 693         pci_set_io_region_addr(d, 2, 0x170);
 694         pci_set_io_region_addr(d, 3, 0x374);
 695         break;
 696     case 0x0300:
 697         /* VGA: map frame buffer to default Bochs VBE address */
 698         pci_set_io_region_addr(d, 0, 0xE0000000);
 699         break;
 700     default:
 701         /* default memory mappings */
 702         for(i = 0; i < 6; i++) {
 703             r = &d->io_regions[i];
 704             if (r->size) {
 705                 if (r->type & PCI_ADDRESS_SPACE_IO)
 706                     paddr = &pci_bios_io_addr;
 707                 else
 708                     paddr = &pci_bios_mem_addr;
 709                 *paddr = (*paddr + r->size - 1) & ~(r->size - 1);
 710                 pci_set_io_region_addr(d, i, *paddr);
 711                 *paddr += r->size;
 712             }
 713         }
 714         break;
 715     }
 716
 717     /* map the interrupt */
 718     pin = pci_config_readb(d, PCI_INTERRUPT_PIN);
 719     if (pin != 0) {
 720         pin = pci_slot_get_pirq(d, pin - 1);
 721         pic_irq = pci_irqs[pin];
 722         pci_config_writeb(d, PCI_INTERRUPT_LINE, pic_irq);
 723     }
 724 }
 725
 726 /*
 727  * This function initializes the PCI devices as a normal PCI BIOS
 728  * would do. It is provided just in case the BIOS has no support for
 729  * PCI.
 730  */
 731 void pci_bios_init(void)
 732 {
 733     PCIBridge *s = &pci_bridge;
 734     PCIDevice **bus;
 735     int bus_num, devfn, i, irq;
 736     uint8_t elcr[2];
 737
 738     pci_bios_io_addr = 0xc000;
 739     pci_bios_mem_addr = 0xf0000000;
 740
 741     /* activate IRQ mappings */
 742     elcr[0] = 0x00;
 743     elcr[1] = 0x00;
 744     for(i = 0; i < 4; i++) {
 745         irq = pci_irqs[i];
 746         /* set to trigger level */
 747         elcr[irq >> 3] |= (1 << (irq & 7));
 748         /* activate irq remapping in PIIX */
 749         pci_config_writeb((PCIDevice *)piix3_state, 0x60 + i, irq);
 750     }
 751     isa_outb(elcr[0], 0x4d0);
 752     isa_outb(elcr[1], 0x4d1);
 753
 754     for(bus_num = 0; bus_num < 256; bus_num++) {
 755         bus = s->pci_bus[bus_num];
 756         if (bus) {
 757             for(devfn = 0; devfn < 256; devfn++) {
 758                 if (bus[devfn])
 759                     pci_bios_init_device(bus[devfn]);
 760             }
 761         }
 762     }
 763 }