vcs.maemo.org Git - qemu/blob - hw/ne2000.c

   1 /*
   2  * QEMU NE2000 emulation
   3  *
   4  * Copyright (c) 2003-2004 Fabrice Bellard
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a copy
   7  * of this software and associated documentation files (the "Software"), to deal
   8  * in the Software without restriction, including without limitation the rights
   9  * to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
  10  * copies of the Software, and to permit persons to whom the Software is
  11  * furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL
  19  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  20  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
  21  * OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN
  22  * THE SOFTWARE.
  23  */
  24 #include "vl.h"
  25
  26 /* debug NE2000 card */
  27 //#define DEBUG_NE2000
  28
  29 #define MAX_ETH_FRAME_SIZE 1514
  30
  31 #define E8390_CMD       0x00  /* The command register (for all pages) */
  32 /* Page 0 register offsets. */
  33 #define EN0_CLDALO      0x01    /* Low byte of current local dma addr  RD */
  34 #define EN0_STARTPG     0x01    /* Starting page of ring bfr WR */
  35 #define EN0_CLDAHI      0x02    /* High byte of current local dma addr  RD */
  36 #define EN0_STOPPG      0x02    /* Ending page +1 of ring bfr WR */
  37 #define EN0_BOUNDARY    0x03    /* Boundary page of ring bfr RD WR */
  38 #define EN0_TSR         0x04    /* Transmit status reg RD */
  39 #define EN0_TPSR        0x04    /* Transmit starting page WR */
  40 #define EN0_NCR         0x05    /* Number of collision reg RD */
  41 #define EN0_TCNTLO      0x05    /* Low  byte of tx byte count WR */
  42 #define EN0_FIFO        0x06    /* FIFO RD */
  43 #define EN0_TCNTHI      0x06    /* High byte of tx byte count WR */
  44 #define EN0_ISR         0x07    /* Interrupt status reg RD WR */
  45 #define EN0_CRDALO      0x08    /* low byte of current remote dma address RD */
  46 #define EN0_RSARLO      0x08    /* Remote start address reg 0 */
  47 #define EN0_CRDAHI      0x09    /* high byte, current remote dma address RD */
  48 #define EN0_RSARHI      0x09    /* Remote start address reg 1 */
  49 #define EN0_RCNTLO      0x0a    /* Remote byte count reg WR */
  50 #define EN0_RCNTHI      0x0b    /* Remote byte count reg WR */
  51 #define EN0_RSR         0x0c    /* rx status reg RD */
  52 #define EN0_RXCR        0x0c    /* RX configuration reg WR */
  53 #define EN0_TXCR        0x0d    /* TX configuration reg WR */
  54 #define EN0_COUNTER0    0x0d    /* Rcv alignment error counter RD */
  55 #define EN0_DCFG        0x0e    /* Data configuration reg WR */
  56 #define EN0_COUNTER1    0x0e    /* Rcv CRC error counter RD */
  57 #define EN0_IMR         0x0f    /* Interrupt mask reg WR */
  58 #define EN0_COUNTER2    0x0f    /* Rcv missed frame error counter RD */
  59
  60 #define EN1_PHYS        0x11
  61 #define EN1_CURPAG      0x17
  62 #define EN1_MULT        0x18
  63
  64 /*  Register accessed at EN_CMD, the 8390 base addr.  */
  65 #define E8390_STOP      0x01    /* Stop and reset the chip */
  66 #define E8390_START     0x02    /* Start the chip, clear reset */
  67 #define E8390_TRANS     0x04    /* Transmit a frame */
  68 #define E8390_RREAD     0x08    /* Remote read */
  69 #define E8390_RWRITE    0x10    /* Remote write  */
  70 #define E8390_NODMA     0x20    /* Remote DMA */
  71 #define E8390_PAGE0     0x00    /* Select page chip registers */
  72 #define E8390_PAGE1     0x40    /* using the two high-order bits */
  73 #define E8390_PAGE2     0x80    /* Page 3 is invalid. */
  74
  75 /* Bits in EN0_ISR - Interrupt status register */
  76 #define ENISR_RX        0x01    /* Receiver, no error */
  77 #define ENISR_TX        0x02    /* Transmitter, no error */
  78 #define ENISR_RX_ERR    0x04    /* Receiver, with error */
  79 #define ENISR_TX_ERR    0x08    /* Transmitter, with error */
  80 #define ENISR_OVER      0x10    /* Receiver overwrote the ring */
  81 #define ENISR_COUNTERS  0x20    /* Counters need emptying */
  82 #define ENISR_RDC       0x40    /* remote dma complete */
  83 #define ENISR_RESET     0x80    /* Reset completed */
  84 #define ENISR_ALL       0x3f    /* Interrupts we will enable */
  85
  86 /* Bits in received packet status byte and EN0_RSR*/
  87 #define ENRSR_RXOK      0x01    /* Received a good packet */
  88 #define ENRSR_CRC       0x02    /* CRC error */
  89 #define ENRSR_FAE       0x04    /* frame alignment error */
  90 #define ENRSR_FO        0x08    /* FIFO overrun */
  91 #define ENRSR_MPA       0x10    /* missed pkt */
  92 #define ENRSR_PHY       0x20    /* physical/multicast address */
  93 #define ENRSR_DIS       0x40    /* receiver disable. set in monitor mode */
  94 #define ENRSR_DEF       0x80    /* deferring */
  95
  96 /* Transmitted packet status, EN0_TSR. */
  97 #define ENTSR_PTX 0x01  /* Packet transmitted without error */
  98 #define ENTSR_ND  0x02  /* The transmit wasn't deferred. */
  99 #define ENTSR_COL 0x04  /* The transmit collided at least once. */
 100 #define ENTSR_ABT 0x08  /* The transmit collided 16 times, and was deferred. */
 101 #define ENTSR_CRS 0x10  /* The carrier sense was lost. */
 102 #define ENTSR_FU  0x20  /* A "FIFO underrun" occurred during transmit. */
 103 #define ENTSR_CDH 0x40  /* The collision detect "heartbeat" signal was lost. */
 104 #define ENTSR_OWC 0x80  /* There was an out-of-window collision. */
 105
 106 #define NE2000_PMEM_SIZE    (32*1024)
 107 #define NE2000_PMEM_START   (16*1024)
 108 #define NE2000_PMEM_END     (NE2000_PMEM_SIZE+NE2000_PMEM_START)
 109 #define NE2000_MEM_SIZE     NE2000_PMEM_END
 110
 111 typedef struct NE2000State {
 112     uint8_t cmd;
 113     uint32_t start;
 114     uint32_t stop;
 115     uint8_t boundary;
 116     uint8_t tsr;
 117     uint8_t tpsr;
 118     uint16_t tcnt;
 119     uint16_t rcnt;
 120     uint32_t rsar;
 121     uint8_t isr;
 122     uint8_t dcfg;
 123     uint8_t imr;
 124     uint8_t phys[6]; /* mac address */
 125     uint8_t curpag;
 126     uint8_t mult[8]; /* multicast mask array */
 127     int irq;
 128     NetDriverState *nd;
 129     uint8_t mem[NE2000_MEM_SIZE];
 130 } NE2000State;
 131
 132 static void ne2000_reset(NE2000State *s)
 133 {
 134     int i;
 135
 136     s->isr = ENISR_RESET;
 137     memcpy(s->mem, s->nd->macaddr, 6);
 138     s->mem[14] = 0x57;
 139     s->mem[15] = 0x57;
 140
 141     /* duplicate prom data */
 142     for(i = 15;i >= 0; i--) {
 143         s->mem[2 * i] = s->mem[i];
 144         s->mem[2 * i + 1] = s->mem[i];
 145     }
 146 }
 147
 148 static void ne2000_update_irq(NE2000State *s)
 149 {
 150     int isr;
 151     isr = s->isr & s->imr;
 152 #if defined(DEBUG_NE2000)
 153     printf("NE2000: Set IRQ line %d to %d (%02x %02x)\n",
 154            s->irq, isr ? 1 : 0, s->isr, s->imr);
 155 #endif
 156     if (isr)
 157         pic_set_irq(s->irq, 1);
 158     else
 159         pic_set_irq(s->irq, 0);
 160 }
 161
 162 /* return the max buffer size if the NE2000 can receive more data */
 163 static int ne2000_can_receive(void *opaque)
 164 {
 165     NE2000State *s = opaque;
 166     int avail, index, boundary;
 167
 168     if (s->cmd & E8390_STOP)
 169         return 0;
 170     index = s->curpag << 8;
 171     boundary = s->boundary << 8;
 172     if (index < boundary)
 173         avail = boundary - index;
 174     else
 175         avail = (s->stop - s->start) - (index - boundary);
 176     if (avail < (MAX_ETH_FRAME_SIZE + 4))
 177         return 0;
 178     return MAX_ETH_FRAME_SIZE;
 179 }
 180
 181 #define MIN_BUF_SIZE 60
 182
 183 static void ne2000_receive(void *opaque, const uint8_t *buf, int size)
 184 {
 185     NE2000State *s = opaque;
 186     uint8_t *p;
 187     int total_len, next, avail, len, index;
 188     uint8_t buf1[60];
 189
 190 #if defined(DEBUG_NE2000)
 191     printf("NE2000: received len=%d\n", size);
 192 #endif
 193
 194     /* if too small buffer, then expand it */
 195     if (size < MIN_BUF_SIZE) {
 196         memcpy(buf1, buf, size);
 197         memset(buf1 + size, 0, MIN_BUF_SIZE - size);
 198         buf = buf1;
 199         size = MIN_BUF_SIZE;
 200     }
 201
 202     index = s->curpag << 8;
 203     /* 4 bytes for header */
 204     total_len = size + 4;
 205     /* address for next packet (4 bytes for CRC) */
 206     next = index + ((total_len + 4 + 255) & ~0xff);
 207     if (next >= s->stop)
 208         next -= (s->stop - s->start);
 209     /* prepare packet header */
 210     p = s->mem + index;
 211     p[0] = ENRSR_RXOK; /* receive status */
 212     p[1] = next >> 8;
 213     p[2] = total_len;
 214     p[3] = total_len >> 8;
 215     index += 4;
 216
 217     /* write packet data */
 218     while (size > 0) {
 219         avail = s->stop - index;
 220         len = size;
 221         if (len > avail)
 222             len = avail;
 223         memcpy(s->mem + index, buf, len);
 224         buf += len;
 225         index += len;
 226         if (index == s->stop)
 227             index = s->start;
 228         size -= len;
 229     }
 230     s->curpag = next >> 8;
 231
 232     /* now we can signal we have receive something */
 233     s->isr |= ENISR_RX;
 234     ne2000_update_irq(s);
 235 }
 236
 237 static void ne2000_ioport_write(void *opaque, uint32_t addr, uint32_t val)
 238 {
 239     NE2000State *s = opaque;
 240     int offset, page;
 241
 242     addr &= 0xf;
 243 #ifdef DEBUG_NE2000
 244     printf("NE2000: write addr=0x%x val=0x%02x\n", addr, val);
 245 #endif
 246     if (addr == E8390_CMD) {
 247         /* control register */
 248         s->cmd = val;
 249         if (val & E8390_START) {
 250             s->isr &= ~ENISR_RESET;
 251             /* test specific case: zero length transfert */
 252             if ((val & (E8390_RREAD | E8390_RWRITE)) &&
 253                 s->rcnt == 0) {
 254                 s->isr |= ENISR_RDC;
 255                 ne2000_update_irq(s);
 256             }
 257             if (val & E8390_TRANS) {
 258                 qemu_send_packet(s->nd, s->mem + (s->tpsr << 8), s->tcnt);
 259                 /* signal end of transfert */
 260                 s->tsr = ENTSR_PTX;
 261                 s->isr |= ENISR_TX;
 262                 ne2000_update_irq(s);
 263             }
 264         }
 265     } else {
 266         page = s->cmd >> 6;
 267         offset = addr | (page << 4);
 268         switch(offset) {
 269         case EN0_STARTPG:
 270             s->start = val << 8;
 271             break;
 272         case EN0_STOPPG:
 273             s->stop = val << 8;
 274             break;
 275         case EN0_BOUNDARY:
 276             s->boundary = val;
 277             break;
 278         case EN0_IMR:
 279             s->imr = val;
 280             ne2000_update_irq(s);
 281             break;
 282         case EN0_TPSR:
 283             s->tpsr = val;
 284             break;
 285         case EN0_TCNTLO:
 286             s->tcnt = (s->tcnt & 0xff00) | val;
 287             break;
 288         case EN0_TCNTHI:
 289             s->tcnt = (s->tcnt & 0x00ff) | (val << 8);
 290             break;
 291         case EN0_RSARLO:
 292             s->rsar = (s->rsar & 0xff00) | val;
 293             break;
 294         case EN0_RSARHI:
 295             s->rsar = (s->rsar & 0x00ff) | (val << 8);
 296             break;
 297         case EN0_RCNTLO:
 298             s->rcnt = (s->rcnt & 0xff00) | val;
 299             break;
 300         case EN0_RCNTHI:
 301             s->rcnt = (s->rcnt & 0x00ff) | (val << 8);
 302             break;
 303         case EN0_DCFG:
 304             s->dcfg = val;
 305             break;
 306         case EN0_ISR:
 307             s->isr &= ~(val & 0x7f);
 308             ne2000_update_irq(s);
 309             break;
 310         case EN1_PHYS ... EN1_PHYS + 5:
 311             s->phys[offset - EN1_PHYS] = val;
 312             break;
 313         case EN1_CURPAG:
 314             s->curpag = val;
 315             break;
 316         case EN1_MULT ... EN1_MULT + 7:
 317             s->mult[offset - EN1_MULT] = val;
 318             break;
 319         }
 320     }
 321 }
 322
 323 static uint32_t ne2000_ioport_read(void *opaque, uint32_t addr)
 324 {
 325     NE2000State *s = opaque;
 326     int offset, page, ret;
 327
 328     addr &= 0xf;
 329     if (addr == E8390_CMD) {
 330         ret = s->cmd;
 331     } else {
 332         page = s->cmd >> 6;
 333         offset = addr | (page << 4);
 334         switch(offset) {
 335         case EN0_TSR:
 336             ret = s->tsr;
 337             break;
 338         case EN0_BOUNDARY:
 339             ret = s->boundary;
 340             break;
 341         case EN0_ISR:
 342             ret = s->isr;
 343             break;
 344         case EN0_RSARLO:
 345             ret = s->rsar & 0x00ff;
 346             break;
 347         case EN0_RSARHI:
 348             ret = s->rsar >> 8;
 349             break;
 350         case EN1_PHYS ... EN1_PHYS + 5:
 351             ret = s->phys[offset - EN1_PHYS];
 352             break;
 353         case EN1_CURPAG:
 354             ret = s->curpag;
 355             break;
 356         case EN1_MULT ... EN1_MULT + 7:
 357             ret = s->mult[offset - EN1_MULT];
 358             break;
 359         default:
 360             ret = 0x00;
 361             break;
 362         }
 363     }
 364 #ifdef DEBUG_NE2000
 365     printf("NE2000: read addr=0x%x val=%02x\n", addr, ret);
 366 #endif
 367     return ret;
 368 }
 369
 370 static inline void ne2000_mem_writeb(NE2000State *s, uint32_t addr,
 371                                     uint32_t val)
 372 {
 373     if (addr < 32 ||
 374         (addr >= NE2000_PMEM_START && addr < NE2000_MEM_SIZE)) {
 375         s->mem[addr] = val;
 376     }
 377 }
 378
 379 static inline void ne2000_mem_writew(NE2000State *s, uint32_t addr,
 380                                      uint32_t val)
 381 {
 382     addr &= ~1; /* XXX: check exact behaviour if not even */
 383     if (addr < 32 ||
 384         (addr >= NE2000_PMEM_START && addr < NE2000_MEM_SIZE)) {
 385         s->mem[addr] = val;
 386         s->mem[addr + 1] = val >> 8;
 387     }
 388 }
 389
 390 static inline uint32_t ne2000_mem_readb(NE2000State *s, uint32_t addr)
 391 {
 392     if (addr < 32 ||
 393         (addr >= NE2000_PMEM_START && addr < NE2000_MEM_SIZE)) {
 394         return s->mem[addr];
 395     } else {
 396         return 0xff;
 397     }
 398 }
 399
 400 static inline uint32_t ne2000_mem_readw(NE2000State *s, uint32_t addr)
 401 {
 402     addr &= ~1; /* XXX: check exact behaviour if not even */
 403     if (addr < 32 ||
 404         (addr >= NE2000_PMEM_START && addr < NE2000_MEM_SIZE)) {
 405         return s->mem[addr] | (s->mem[addr + 1] << 8);
 406     } else {
 407         return 0xffff;
 408     }
 409 }
 410
 411 static void ne2000_asic_ioport_write(void *opaque, uint32_t addr, uint32_t val)
 412 {
 413     NE2000State *s = opaque;
 414
 415 #ifdef DEBUG_NE2000
 416     printf("NE2000: asic write val=0x%04x\n", val);
 417 #endif
 418     if (s->rcnt == 0)
 419             return;
 420     if (s->dcfg & 0x01) {
 421         /* 16 bit access */
 422         ne2000_mem_writew(s, s->rsar, val);
 423         s->rsar += 2;
 424         s->rcnt -= 2;
 425     } else {
 426         /* 8 bit access */
 427         ne2000_mem_writeb(s, s->rsar, val);
 428         s->rsar++;
 429         s->rcnt--;
 430     }
 431     /* wrap */
 432     if (s->rsar == s->stop)
 433         s->rsar = s->start;
 434     if (s->rcnt == 0) {
 435         /* signal end of transfert */
 436         s->isr |= ENISR_RDC;
 437         ne2000_update_irq(s);
 438     }
 439 }
 440
 441 static uint32_t ne2000_asic_ioport_read(void *opaque, uint32_t addr)
 442 {
 443     NE2000State *s = opaque;
 444     int ret;
 445
 446     if (s->dcfg & 0x01) {
 447         /* 16 bit access */
 448         ret = ne2000_mem_readw(s, s->rsar);
 449         s->rsar += 2;
 450         s->rcnt -= 2;
 451     } else {
 452         /* 8 bit access */
 453         ret = ne2000_mem_readb(s, s->rsar);
 454         s->rsar++;
 455         s->rcnt--;
 456     }
 457     /* wrap */
 458     if (s->rsar == s->stop)
 459         s->rsar = s->start;
 460     if (s->rcnt == 0) {
 461         /* signal end of transfert */
 462         s->isr |= ENISR_RDC;
 463         ne2000_update_irq(s);
 464     }
 465 #ifdef DEBUG_NE2000
 466     printf("NE2000: asic read val=0x%04x\n", ret);
 467 #endif
 468     return ret;
 469 }
 470
 471 static void ne2000_reset_ioport_write(void *opaque, uint32_t addr, uint32_t val)
 472 {
 473     /* nothing to do (end of reset pulse) */
 474 }
 475
 476 static uint32_t ne2000_reset_ioport_read(void *opaque, uint32_t addr)
 477 {
 478     NE2000State *s = opaque;
 479     ne2000_reset(s);
 480     return 0;
 481 }
 482
 483 void ne2000_init(int base, int irq, NetDriverState *nd)
 484 {
 485     NE2000State *s;
 486
 487     s = qemu_mallocz(sizeof(NE2000State));
 488     if (!s)
 489         return;
 490
 491     register_ioport_write(base, 16, 1, ne2000_ioport_write, s);
 492     register_ioport_read(base, 16, 1, ne2000_ioport_read, s);
 493
 494     register_ioport_write(base + 0x10, 1, 1, ne2000_asic_ioport_write, s);
 495     register_ioport_read(base + 0x10, 1, 1, ne2000_asic_ioport_read, s);
 496     register_ioport_write(base + 0x10, 2, 2, ne2000_asic_ioport_write, s);
 497     register_ioport_read(base + 0x10, 2, 2, ne2000_asic_ioport_read, s);
 498
 499     register_ioport_write(base + 0x1f, 1, 1, ne2000_reset_ioport_write, s);
 500     register_ioport_read(base + 0x1f, 1, 1, ne2000_reset_ioport_read, s);
 501     s->irq = irq;
 502     s->nd = nd;
 503
 504     ne2000_reset(s);
 505
 506     qemu_add_read_packet(nd, ne2000_can_receive, ne2000_receive, s);
 507 }