vcs.maemo.org Git - qemu/blob - vl.c

   1 /*
   2  * QEMU PC System Emulator
   3  *
   4  * Copyright (c) 2003 Fabrice Bellard
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a copy
   7  * of this software and associated documentation files (the "Software"), to deal
   8  * in the Software without restriction, including without limitation the rights
   9  * to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
  10  * copies of the Software, and to permit persons to whom the Software is
  11  * furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL
  19  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  20  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
  21  * OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN
  22  * THE SOFTWARE.
  23  */
  24 #include <stdlib.h>
  25 #include <stdio.h>
  26 #include <stdarg.h>
  27 #include <string.h>
  28 #include <getopt.h>
  29 #include <inttypes.h>
  30 #include <unistd.h>
  31 #include <sys/mman.h>
  32 #include <fcntl.h>
  33 #include <signal.h>
  34 #include <time.h>
  35 #include <sys/time.h>
  36 #include <malloc.h>
  37 #include <termios.h>
  38 #include <sys/poll.h>
  39 #include <errno.h>
  40 #include <sys/wait.h>
  41
  42 #include <sys/ioctl.h>
  43 #include <sys/socket.h>
  44 #include <linux/if.h>
  45 #include <linux/if_tun.h>
  46
  47 #include "cpu-i386.h"
  48 #include "disas.h"
  49
  50 #define DEBUG_LOGFILE "/tmp/vl.log"
  51 #define DEFAULT_NETWORK_SCRIPT "/etc/vl-ifup"
  52
  53 //#define DEBUG_UNUSED_IOPORT
  54
  55 #define PHYS_RAM_BASE 0xa8000000
  56 #define KERNEL_LOAD_ADDR   0x00100000
  57 #define INITRD_LOAD_ADDR   0x00400000
  58 #define KERNEL_PARAMS_ADDR 0x00090000
  59
  60 /* from plex86 (BSD license) */
  61 struct  __attribute__ ((packed)) linux_params {
  62   // For 0x00..0x3f, see 'struct screen_info' in linux/include/linux/tty.h.
  63   // I just padded out the VESA parts, rather than define them.
  64
  65   /* 0x000 */ uint8_t   orig_x;
  66   /* 0x001 */ uint8_t   orig_y;
  67   /* 0x002 */ uint16_t  ext_mem_k;
  68   /* 0x004 */ uint16_t  orig_video_page;
  69   /* 0x006 */ uint8_t   orig_video_mode;
  70   /* 0x007 */ uint8_t   orig_video_cols;
  71   /* 0x008 */ uint16_t  unused1;
  72   /* 0x00a */ uint16_t  orig_video_ega_bx;
  73   /* 0x00c */ uint16_t  unused2;
  74   /* 0x00e */ uint8_t   orig_video_lines;
  75   /* 0x00f */ uint8_t   orig_video_isVGA;
  76   /* 0x010 */ uint16_t  orig_video_points;
  77   /* 0x012 */ uint8_t   pad0[0x20 - 0x12]; // VESA info.
  78   /* 0x020 */ uint16_t  cl_magic;  // Commandline magic number (0xA33F)
  79   /* 0x022 */ uint16_t  cl_offset; // Commandline offset.  Address of commandline
  80                                  // is calculated as 0x90000 + cl_offset, bu
  81                                  // only if cl_magic == 0xA33F.
  82   /* 0x024 */ uint8_t   pad1[0x40 - 0x24]; // VESA info.
  83
  84   /* 0x040 */ uint8_t   apm_bios_info[20]; // struct apm_bios_info
  85   /* 0x054 */ uint8_t   pad2[0x80 - 0x54];
  86
  87   // Following 2 from 'struct drive_info_struct' in drivers/block/cciss.h.
  88   // Might be truncated?
  89   /* 0x080 */ uint8_t   hd0_info[16]; // hd0-disk-parameter from intvector 0x41
  90   /* 0x090 */ uint8_t   hd1_info[16]; // hd1-disk-parameter from intvector 0x46
  91
  92   // System description table truncated to 16 bytes
  93   // From 'struct sys_desc_table_struct' in linux/arch/i386/kernel/setup.c.
  94   /* 0x0a0 */ uint16_t  sys_description_len;
  95   /* 0x0a2 */ uint8_t   sys_description_table[14];
  96                         // [0] machine id
  97                         // [1] machine submodel id
  98                         // [2] BIOS revision
  99                         // [3] bit1: MCA bus
 100
 101   /* 0x0b0 */ uint8_t   pad3[0x1e0 - 0xb0];
 102   /* 0x1e0 */ uint32_t  alt_mem_k;
 103   /* 0x1e4 */ uint8_t   pad4[4];
 104   /* 0x1e8 */ uint8_t   e820map_entries;
 105   /* 0x1e9 */ uint8_t   eddbuf_entries; // EDD_NR
 106   /* 0x1ea */ uint8_t   pad5[0x1f1 - 0x1ea];
 107   /* 0x1f1 */ uint8_t   setup_sects; // size of setup.S, number of sectors
 108   /* 0x1f2 */ uint16_t  mount_root_rdonly; // MOUNT_ROOT_RDONLY (if !=0)
 109   /* 0x1f4 */ uint16_t  sys_size; // size of compressed kernel-part in the
 110                                 // (b)zImage-file (in 16 byte units, rounded up)
 111   /* 0x1f6 */ uint16_t  swap_dev; // (unused AFAIK)
 112   /* 0x1f8 */ uint16_t  ramdisk_flags;
 113   /* 0x1fa */ uint16_t  vga_mode; // (old one)
 114   /* 0x1fc */ uint16_t  orig_root_dev; // (high=Major, low=minor)
 115   /* 0x1fe */ uint8_t   pad6[1];
 116   /* 0x1ff */ uint8_t   aux_device_info;
 117   /* 0x200 */ uint16_t  jump_setup; // Jump to start of setup code,
 118                                   // aka "reserved" field.
 119   /* 0x202 */ uint8_t   setup_signature[4]; // Signature for SETUP-header, ="HdrS"
 120   /* 0x206 */ uint16_t  header_format_version; // Version number of header format;
 121   /* 0x208 */ uint8_t   setup_S_temp0[8]; // Used by setup.S for communication with
 122                                         // boot loaders, look there.
 123   /* 0x210 */ uint8_t   loader_type;
 124                         // 0 for old one.
 125                         // else 0xTV:
 126                         //   T=0: LILO
 127                         //   T=1: Loadlin
 128                         //   T=2: bootsect-loader
 129                         //   T=3: SYSLINUX
 130                         //   T=4: ETHERBOOT
 131                         //   V=version
 132   /* 0x211 */ uint8_t   loadflags;
 133                         // bit0 = 1: kernel is loaded high (bzImage)
 134                         // bit7 = 1: Heap and pointer (see below) set by boot
 135                         //   loader.
 136   /* 0x212 */ uint16_t  setup_S_temp1;
 137   /* 0x214 */ uint32_t  kernel_start;
 138   /* 0x218 */ uint32_t  initrd_start;
 139   /* 0x21c */ uint32_t  initrd_size;
 140   /* 0x220 */ uint8_t   setup_S_temp2[4];
 141   /* 0x224 */ uint16_t  setup_S_heap_end_pointer;
 142   /* 0x226 */ uint8_t   pad7[0x2d0 - 0x226];
 143
 144   /* 0x2d0 : Int 15, ax=e820 memory map. */
 145   // (linux/include/asm-i386/e820.h, 'struct e820entry')
 146 #define E820MAX  32
 147 #define E820_RAM  1
 148 #define E820_RESERVED 2
 149 #define E820_ACPI 3 /* usable as RAM once ACPI tables have been read */
 150 #define E820_NVS  4
 151   struct {
 152     uint64_t addr;
 153     uint64_t size;
 154     uint32_t type;
 155     } e820map[E820MAX];
 156
 157   /* 0x550 */ uint8_t   pad8[0x600 - 0x550];
 158
 159   // BIOS Enhanced Disk Drive Services.
 160   // (From linux/include/asm-i386/edd.h, 'struct edd_info')
 161   // Each 'struct edd_info is 78 bytes, times a max of 6 structs in array.
 162   /* 0x600 */ uint8_t   eddbuf[0x7d4 - 0x600];
 163
 164   /* 0x7d4 */ uint8_t   pad9[0x800 - 0x7d4];
 165   /* 0x800 */ uint8_t   commandline[0x800];
 166
 167   /* 0x1000 */
 168   uint64_t gdt_table[256];
 169   uint64_t idt_table[48];
 170 };
 171
 172 #define KERNEL_CS     0x10
 173 #define KERNEL_DS     0x18
 174
 175 typedef void (IOPortWriteFunc)(CPUX86State *env, uint32_t address, uint32_t data);
 176 typedef uint32_t (IOPortReadFunc)(CPUX86State *env, uint32_t address);
 177
 178 #define MAX_IOPORTS 1024
 179
 180 char phys_ram_file[1024];
 181 CPUX86State *global_env;
 182 CPUX86State *cpu_single_env;
 183 FILE *logfile = NULL;
 184 int loglevel;
 185 IOPortReadFunc *ioport_readb_table[MAX_IOPORTS];
 186 IOPortWriteFunc *ioport_writeb_table[MAX_IOPORTS];
 187 IOPortReadFunc *ioport_readw_table[MAX_IOPORTS];
 188 IOPortWriteFunc *ioport_writew_table[MAX_IOPORTS];
 189
 190 /***********************************************************/
 191 /* x86 io ports */
 192
 193 uint32_t default_ioport_readb(CPUX86State *env, uint32_t address)
 194 {
 195 #ifdef DEBUG_UNUSED_IOPORT
 196     fprintf(stderr, "inb: port=0x%04x\n", address);
 197 #endif
 198     return 0;
 199 }
 200
 201 void default_ioport_writeb(CPUX86State *env, uint32_t address, uint32_t data)
 202 {
 203 #ifdef DEBUG_UNUSED_IOPORT
 204     fprintf(stderr, "outb: port=0x%04x data=0x%02x\n", address, data);
 205 #endif
 206 }
 207
 208 /* default is to make two byte accesses */
 209 uint32_t default_ioport_readw(CPUX86State *env, uint32_t address)
 210 {
 211     uint32_t data;
 212     data = ioport_readb_table[address](env, address);
 213     data |= ioport_readb_table[address + 1](env, address + 1) << 8;
 214     return data;
 215 }
 216
 217 void default_ioport_writew(CPUX86State *env, uint32_t address, uint32_t data)
 218 {
 219     ioport_writeb_table[address](env, address, data & 0xff);
 220     ioport_writeb_table[address + 1](env, address + 1, (data >> 8) & 0xff);
 221 }
 222
 223 void init_ioports(void)
 224 {
 225     int i;
 226
 227     for(i = 0; i < MAX_IOPORTS; i++) {
 228         ioport_readb_table[i] = default_ioport_readb;
 229         ioport_writeb_table[i] = default_ioport_writeb;
 230         ioport_readw_table[i] = default_ioport_readw;
 231         ioport_writew_table[i] = default_ioport_writew;
 232     }
 233 }
 234
 235 int register_ioport_readb(int start, int length, IOPortReadFunc *func)
 236 {
 237     int i;
 238
 239     for(i = start; i < start + length; i++)
 240         ioport_readb_table[i] = func;
 241     return 0;
 242 }
 243
 244 int register_ioport_writeb(int start, int length, IOPortWriteFunc *func)
 245 {
 246     int i;
 247
 248     for(i = start; i < start + length; i++)
 249         ioport_writeb_table[i] = func;
 250     return 0;
 251 }
 252
 253 int register_ioport_readw(int start, int length, IOPortReadFunc *func)
 254 {
 255     int i;
 256
 257     for(i = start; i < start + length; i += 2)
 258         ioport_readw_table[i] = func;
 259     return 0;
 260 }
 261
 262 int register_ioport_writew(int start, int length, IOPortWriteFunc *func)
 263 {
 264     int i;
 265
 266     for(i = start; i < start + length; i += 2)
 267         ioport_writew_table[i] = func;
 268     return 0;
 269 }
 270
 271 void pstrcpy(char *buf, int buf_size, const char *str)
 272 {
 273     int c;
 274     char *q = buf;
 275
 276     if (buf_size <= 0)
 277         return;
 278
 279     for(;;) {
 280         c = *str++;
 281         if (c == 0 || q >= buf + buf_size - 1)
 282             break;
 283         *q++ = c;
 284     }
 285     *q = '\0';
 286 }
 287
 288 /* strcat and truncate. */
 289 char *pstrcat(char *buf, int buf_size, const char *s)
 290 {
 291     int len;
 292     len = strlen(buf);
 293     if (len < buf_size)
 294         pstrcpy(buf + len, buf_size - len, s);
 295     return buf;
 296 }
 297
 298 int load_kernel(const char *filename, uint8_t *addr)
 299 {
 300     int fd, size, setup_sects;
 301     uint8_t bootsect[512];
 302
 303     fd = open(filename, O_RDONLY);
 304     if (fd < 0)
 305         return -1;
 306     if (read(fd, bootsect, 512) != 512)
 307         goto fail;
 308     setup_sects = bootsect[0x1F1];
 309     if (!setup_sects)
 310         setup_sects = 4;
 311     /* skip 16 bit setup code */
 312     lseek(fd, (setup_sects + 1) * 512, SEEK_SET);
 313     size = read(fd, addr, 16 * 1024 * 1024);
 314     if (size < 0)
 315         goto fail;
 316     close(fd);
 317     return size;
 318  fail:
 319     close(fd);
 320     return -1;
 321 }
 322
 323 /* return the size or -1 if error */
 324 int load_image(const char *filename, uint8_t *addr)
 325 {
 326     int fd, size;
 327     fd = open(filename, O_RDONLY);
 328     if (fd < 0)
 329         return -1;
 330     size = lseek(fd, 0, SEEK_END);
 331     lseek(fd, 0, SEEK_SET);
 332     if (read(fd, addr, size) != size) {
 333         close(fd);
 334         return -1;
 335     }
 336     close(fd);
 337     return size;
 338 }
 339
 340 void cpu_x86_outb(CPUX86State *env, int addr, int val)
 341 {
 342     ioport_writeb_table[addr & (MAX_IOPORTS - 1)](env, addr, val);
 343 }
 344
 345 void cpu_x86_outw(CPUX86State *env, int addr, int val)
 346 {
 347     ioport_writew_table[addr & (MAX_IOPORTS - 1)](env, addr, val);
 348 }
 349
 350 void cpu_x86_outl(CPUX86State *env, int addr, int val)
 351 {
 352     fprintf(stderr, "outl: port=0x%04x, data=%08x\n", addr, val);
 353 }
 354
 355 int cpu_x86_inb(CPUX86State *env, int addr)
 356 {
 357     return ioport_readb_table[addr & (MAX_IOPORTS - 1)](env, addr);
 358 }
 359
 360 int cpu_x86_inw(CPUX86State *env, int addr)
 361 {
 362     return ioport_readw_table[addr & (MAX_IOPORTS - 1)](env, addr);
 363 }
 364
 365 int cpu_x86_inl(CPUX86State *env, int addr)
 366 {
 367     fprintf(stderr, "inl: port=0x%04x\n", addr);
 368     return 0;
 369 }
 370
 371 /***********************************************************/
 372 void ioport80_write(CPUX86State *env, uint32_t addr, uint32_t data)
 373 {
 374 }
 375
 376 void hw_error(const char *fmt, ...)
 377 {
 378     va_list ap;
 379
 380     va_start(ap, fmt);
 381     fprintf(stderr, "qemu: hardware error: ");
 382     vfprintf(stderr, fmt, ap);
 383     fprintf(stderr, "\n");
 384 #ifdef TARGET_I386
 385     cpu_x86_dump_state(global_env, stderr, X86_DUMP_FPU | X86_DUMP_CCOP);
 386 #endif
 387     va_end(ap);
 388     abort();
 389 }
 390
 391 /***********************************************************/
 392 /* vga emulation */
 393 static uint8_t vga_index;
 394 static uint8_t vga_regs[256];
 395 static int last_cursor_pos;
 396
 397 void update_console_messages(void)
 398 {
 399     int c, i, cursor_pos, eol;
 400
 401     cursor_pos = vga_regs[0x0f] | (vga_regs[0x0e] << 8);
 402     eol = 0;
 403     for(i = last_cursor_pos; i < cursor_pos; i++) {
 404         c = phys_ram_base[0xb8000 + (i) * 2];
 405         if (c >= ' ') {
 406             putchar(c);
 407             eol = 0;
 408         } else {
 409             if (!eol)
 410                 putchar('\n');
 411             eol = 1;
 412         }
 413     }
 414     fflush(stdout);
 415     last_cursor_pos = cursor_pos;
 416 }
 417
 418 /* just to see first Linux console messages, we intercept cursor position */
 419 void vga_ioport_write(CPUX86State *env, uint32_t addr, uint32_t data)
 420 {
 421     switch(addr) {
 422     case 0x3d4:
 423         vga_index = data;
 424         break;
 425     case 0x3d5:
 426         vga_regs[vga_index] = data;
 427         if (vga_index == 0x0f)
 428             update_console_messages();
 429         break;
 430     }
 431
 432 }
 433
 434 /***********************************************************/
 435 /* cmos emulation */
 436
 437 #define RTC_SECONDS             0
 438 #define RTC_SECONDS_ALARM       1
 439 #define RTC_MINUTES             2
 440 #define RTC_MINUTES_ALARM       3
 441 #define RTC_HOURS               4
 442 #define RTC_HOURS_ALARM         5
 443 #define RTC_ALARM_DONT_CARE    0xC0
 444
 445 #define RTC_DAY_OF_WEEK         6
 446 #define RTC_DAY_OF_MONTH        7
 447 #define RTC_MONTH               8
 448 #define RTC_YEAR                9
 449
 450 #define RTC_REG_A               10
 451 #define RTC_REG_B               11
 452 #define RTC_REG_C               12
 453 #define RTC_REG_D               13
 454
 455 /* PC cmos mappings */
 456 #define REG_EQUIPMENT_BYTE          0x14
 457
 458 uint8_t cmos_data[128];
 459 uint8_t cmos_index;
 460
 461 void cmos_ioport_write(CPUX86State *env, uint32_t addr, uint32_t data)
 462 {
 463     if (addr == 0x70) {
 464         cmos_index = data & 0x7f;
 465     }
 466 }
 467
 468 uint32_t cmos_ioport_read(CPUX86State *env, uint32_t addr)
 469 {
 470     int ret;
 471
 472     if (addr == 0x70) {
 473         return 0xff;
 474     } else {
 475         /* toggle update-in-progress bit for Linux (same hack as
 476            plex86) */
 477         ret = cmos_data[cmos_index];
 478         if (cmos_index == RTC_REG_A)
 479             cmos_data[RTC_REG_A] ^= 0x80;
 480         else if (cmos_index == RTC_REG_C)
 481             cmos_data[RTC_REG_C] = 0x00;
 482         return ret;
 483     }
 484 }
 485
 486
 487 static inline int to_bcd(int a)
 488 {
 489     return ((a / 10) << 4) | (a % 10);
 490 }
 491
 492 void cmos_init(void)
 493 {
 494     struct tm *tm;
 495     time_t ti;
 496
 497     ti = time(NULL);
 498     tm = gmtime(&ti);
 499     cmos_data[RTC_SECONDS] = to_bcd(tm->tm_sec);
 500     cmos_data[RTC_MINUTES] = to_bcd(tm->tm_min);
 501     cmos_data[RTC_HOURS] = to_bcd(tm->tm_hour);
 502     cmos_data[RTC_DAY_OF_WEEK] = to_bcd(tm->tm_wday);
 503     cmos_data[RTC_DAY_OF_MONTH] = to_bcd(tm->tm_mday);
 504     cmos_data[RTC_MONTH] = to_bcd(tm->tm_mon);
 505     cmos_data[RTC_YEAR] = to_bcd(tm->tm_year % 100);
 506
 507     cmos_data[RTC_REG_A] = 0x26;
 508     cmos_data[RTC_REG_B] = 0x02;
 509     cmos_data[RTC_REG_C] = 0x00;
 510     cmos_data[RTC_REG_D] = 0x80;
 511
 512     cmos_data[REG_EQUIPMENT_BYTE] = 0x02; /* FPU is there */
 513
 514     register_ioport_writeb(0x70, 2, cmos_ioport_write);
 515     register_ioport_readb(0x70, 2, cmos_ioport_read);
 516 }
 517
 518 /***********************************************************/
 519 /* 8259 pic emulation */
 520
 521 typedef struct PicState {
 522     uint8_t last_irr; /* edge detection */
 523     uint8_t irr; /* interrupt request register */
 524     uint8_t imr; /* interrupt mask register */
 525     uint8_t isr; /* interrupt service register */
 526     uint8_t priority_add; /* used to compute irq priority */
 527     uint8_t irq_base;
 528     uint8_t read_reg_select;
 529     uint8_t special_mask;
 530     uint8_t init_state;
 531     uint8_t auto_eoi;
 532     uint8_t rotate_on_autoeoi;
 533     uint8_t init4; /* true if 4 byte init */
 534 } PicState;
 535
 536 /* 0 is master pic, 1 is slave pic */
 537 PicState pics[2];
 538 int pic_irq_requested;
 539
 540 /* set irq level. If an edge is detected, then the IRR is set to 1 */
 541 static inline void pic_set_irq1(PicState *s, int irq, int level)
 542 {
 543     int mask;
 544     mask = 1 << irq;
 545     if (level) {
 546         if ((s->last_irr & mask) == 0)
 547             s->irr |= mask;
 548         s->last_irr |= mask;
 549     } else {
 550         s->last_irr &= ~mask;
 551     }
 552 }
 553
 554 static inline int get_priority(PicState *s, int mask)
 555 {
 556     int priority;
 557     if (mask == 0)
 558         return -1;
 559     priority = 7;
 560     while ((mask & (1 << ((priority + s->priority_add) & 7))) == 0)
 561         priority--;
 562     return priority;
 563 }
 564
 565 /* return the pic wanted interrupt. return -1 if none */
 566 static int pic_get_irq(PicState *s)
 567 {
 568     int mask, cur_priority, priority;
 569
 570     mask = s->irr & ~s->imr;
 571     priority = get_priority(s, mask);
 572     if (priority < 0)
 573         return -1;
 574     /* compute current priority */
 575     cur_priority = get_priority(s, s->isr);
 576     if (priority > cur_priority) {
 577         /* higher priority found: an irq should be generated */
 578         return priority;
 579     } else {
 580         return -1;
 581     }
 582 }
 583
 584 void pic_set_irq(int irq, int level)
 585 {
 586     pic_set_irq1(&pics[irq >> 3], irq & 7, level);
 587 }
 588
 589 /* can be called at any time outside cpu_exec() to raise irqs if
 590    necessary */
 591 void pic_handle_irq(void)
 592 {
 593     int irq2, irq;
 594
 595     /* first look at slave pic */
 596     irq2 = pic_get_irq(&pics[1]);
 597     if (irq2 >= 0) {
 598         /* if irq request by slave pic, signal master PIC */
 599         pic_set_irq1(&pics[0], 2, 1);
 600         pic_set_irq1(&pics[0], 2, 0);
 601     }
 602     /* look at requested irq */
 603     irq = pic_get_irq(&pics[0]);
 604     if (irq >= 0) {
 605         if (irq == 2) {
 606             /* from slave pic */
 607             pic_irq_requested = 8 + irq2;
 608         } else {
 609             /* from master pic */
 610             pic_irq_requested = irq;
 611         }
 612         global_env->hard_interrupt_request = 1;
 613     }
 614 }
 615
 616 int cpu_x86_get_pic_interrupt(CPUX86State *env)
 617 {
 618     int irq, irq2, intno;
 619
 620     /* signal the pic that the irq was acked by the CPU */
 621     irq = pic_irq_requested;
 622     if (irq >= 8) {
 623         irq2 = irq & 7;
 624         pics[1].isr |= (1 << irq2);
 625         pics[1].irr &= ~(1 << irq2);
 626         irq = 2;
 627         intno = pics[1].irq_base + irq2;
 628     } else {
 629         intno = pics[0].irq_base + irq;
 630     }
 631     pics[0].isr |= (1 << irq);
 632     pics[0].irr &= ~(1 << irq);
 633     return intno;
 634 }
 635
 636 void pic_ioport_write(CPUX86State *env, uint32_t addr, uint32_t val)
 637 {
 638     PicState *s;
 639     int priority;
 640
 641     s = &pics[addr >> 7];
 642     addr &= 1;
 643     if (addr == 0) {
 644         if (val & 0x10) {
 645             /* init */
 646             memset(s, 0, sizeof(PicState));
 647             s->init_state = 1;
 648             s->init4 = val & 1;
 649             if (val & 0x02)
 650                 hw_error("single mode not supported");
 651             if (val & 0x08)
 652                 hw_error("level sensitive irq not supported");
 653         } else if (val & 0x08) {
 654             if (val & 0x02)
 655                 s->read_reg_select = val & 1;
 656             if (val & 0x40)
 657                 s->special_mask = (val >> 5) & 1;
 658         } else {
 659             switch(val) {
 660             case 0x00:
 661             case 0x80:
 662                 s->rotate_on_autoeoi = val >> 7;
 663                 break;
 664             case 0x20: /* end of interrupt */
 665             case 0xa0:
 666                 priority = get_priority(s, s->isr);
 667                 if (priority >= 0) {
 668                     s->isr &= ~(1 << ((priority + s->priority_add) & 7));
 669                 }
 670                 if (val == 0xa0)
 671                     s->priority_add = (s->priority_add + 1) & 7;
 672                 break;
 673             case 0x60 ... 0x67:
 674                 priority = val & 7;
 675                 s->isr &= ~(1 << priority);
 676                 break;
 677             case 0xc0 ... 0xc7:
 678                 s->priority_add = (val + 1) & 7;
 679                 break;
 680             case 0xe0 ... 0xe7:
 681                 priority = val & 7;
 682                 s->isr &= ~(1 << priority);
 683                 s->priority_add = (priority + 1) & 7;
 684                 break;
 685             }
 686         }
 687     } else {
 688         switch(s->init_state) {
 689         case 0:
 690             /* normal mode */
 691             s->imr = val;
 692             break;
 693         case 1:
 694             s->irq_base = val & 0xf8;
 695             s->init_state = 2;
 696             break;
 697         case 2:
 698             if (s->init4) {
 699                 s->init_state = 3;
 700             } else {
 701                 s->init_state = 0;
 702             }
 703             break;
 704         case 3:
 705             s->auto_eoi = (val >> 1) & 1;
 706             s->init_state = 0;
 707             break;
 708         }
 709     }
 710 }
 711
 712 uint32_t pic_ioport_read(CPUX86State *env, uint32_t addr)
 713 {
 714     PicState *s;
 715     s = &pics[addr >> 7];
 716     addr &= 1;
 717     if (addr == 0) {
 718         if (s->read_reg_select)
 719             return s->isr;
 720         else
 721             return s->irr;
 722     } else {
 723         return s->imr;
 724     }
 725 }
 726
 727 void pic_init(void)
 728 {
 729     register_ioport_writeb(0x20, 2, pic_ioport_write);
 730     register_ioport_readb(0x20, 2, pic_ioport_read);
 731     register_ioport_writeb(0xa0, 2, pic_ioport_write);
 732     register_ioport_readb(0xa0, 2, pic_ioport_read);
 733 }
 734
 735 /***********************************************************/
 736 /* 8253 PIT emulation */
 737
 738 #define PIT_FREQ 1193182
 739
 740 #define RW_STATE_LSB 0
 741 #define RW_STATE_MSB 1
 742 #define RW_STATE_WORD0 2
 743 #define RW_STATE_WORD1 3
 744 #define RW_STATE_LATCHED_WORD0 4
 745 #define RW_STATE_LATCHED_WORD1 5
 746
 747 typedef struct PITChannelState {
 748     uint16_t count;
 749     uint16_t latched_count;
 750     uint8_t rw_state;
 751     uint8_t mode;
 752     uint8_t bcd; /* not supported */
 753     uint8_t gate; /* timer start */
 754     int64_t count_load_time;
 755 } PITChannelState;
 756
 757 PITChannelState pit_channels[3];
 758 int speaker_data_on;
 759
 760 int64_t ticks_per_sec;
 761
 762 int64_t get_clock(void)
 763 {
 764     struct timeval tv;
 765     gettimeofday(&tv, NULL);
 766     return tv.tv_sec * 1000000LL + tv.tv_usec;
 767 }
 768
 769 int64_t cpu_get_ticks(void)
 770 {
 771     int64_t val;
 772     asm("rdtsc" : "=A" (val));
 773     return val;
 774 }
 775
 776 void cpu_calibrate_ticks(void)
 777 {
 778     int64_t usec, ticks;
 779
 780     usec = get_clock();
 781     ticks = cpu_get_ticks();
 782     usleep(50 * 1000);
 783     usec = get_clock() - usec;
 784     ticks = cpu_get_ticks() - ticks;
 785     ticks_per_sec = (ticks * 1000000LL + (usec >> 1)) / usec;
 786 }
 787
 788 static int pit_get_count(PITChannelState *s)
 789 {
 790     int64_t d;
 791     int counter;
 792
 793     d = ((cpu_get_ticks() - s->count_load_time) * PIT_FREQ) /
 794         ticks_per_sec;
 795     switch(s->mode) {
 796     case 0:
 797     case 1:
 798     case 4:
 799     case 5:
 800         counter = (s->count - d) & 0xffff;
 801         break;
 802     default:
 803         counter = s->count - (d % s->count);
 804         break;
 805     }
 806     return counter;
 807 }
 808
 809 /* get pit output bit */
 810 static int pit_get_out(PITChannelState *s)
 811 {
 812     int64_t d;
 813     int out;
 814
 815     d = ((cpu_get_ticks() - s->count_load_time) * PIT_FREQ) /
 816         ticks_per_sec;
 817     switch(s->mode) {
 818     default:
 819     case 0:
 820         out = (d >= s->count);
 821         break;
 822     case 1:
 823         out = (d < s->count);
 824         break;
 825     case 2:
 826         if ((d % s->count) == 0 && d != 0)
 827             out = 1;
 828         else
 829             out = 0;
 830         break;
 831     case 3:
 832         out = (d % s->count) < (s->count >> 1);
 833         break;
 834     case 4:
 835     case 5:
 836         out = (d == s->count);
 837         break;
 838     }
 839     return out;
 840 }
 841
 842 void pit_ioport_write(CPUX86State *env, uint32_t addr, uint32_t val)
 843 {
 844     int channel, access;
 845     PITChannelState *s;
 846
 847     addr &= 3;
 848     if (addr == 3) {
 849         channel = val >> 6;
 850         if (channel == 3)
 851             return;
 852         s = &pit_channels[channel];
 853         access = (val >> 4) & 3;
 854         switch(access) {
 855         case 0:
 856             s->latched_count = pit_get_count(s);
 857             s->rw_state = RW_STATE_LATCHED_WORD0;
 858             break;
 859         default:
 860             s->rw_state = access - 1 +  RW_STATE_LSB;
 861             break;
 862         }
 863         s->mode = (val >> 1) & 7;
 864         s->bcd = val & 1;
 865     } else {
 866         s = &pit_channels[addr];
 867         switch(s->rw_state) {
 868         case RW_STATE_LSB:
 869             s->count_load_time = cpu_get_ticks();
 870             s->count = val;
 871             break;
 872         case RW_STATE_MSB:
 873             s->count_load_time = cpu_get_ticks();
 874             s->count = (val << 8);
 875             break;
 876         case RW_STATE_WORD0:
 877         case RW_STATE_WORD1:
 878             if (s->rw_state & 1) {
 879                 s->count_load_time = cpu_get_ticks();
 880                 s->count = (s->latched_count & 0xff) | (val << 8);
 881             } else {
 882                 s->latched_count = val;
 883             }
 884             s->rw_state ^= 1;
 885             break;
 886         }
 887     }
 888 }
 889
 890 uint32_t pit_ioport_read(CPUX86State *env, uint32_t addr)
 891 {
 892     int ret, count;
 893     PITChannelState *s;
 894
 895     addr &= 3;
 896     s = &pit_channels[addr];
 897     switch(s->rw_state) {
 898     case RW_STATE_LSB:
 899     case RW_STATE_MSB:
 900     case RW_STATE_WORD0:
 901     case RW_STATE_WORD1:
 902         count = pit_get_count(s);
 903         if (s->rw_state & 1)
 904             ret = (count >> 8) & 0xff;
 905         else
 906             ret = count & 0xff;
 907         if (s->rw_state & 2)
 908             s->rw_state ^= 1;
 909         break;
 910     default:
 911     case RW_STATE_LATCHED_WORD0:
 912     case RW_STATE_LATCHED_WORD1:
 913         if (s->rw_state & 1)
 914             ret = s->latched_count >> 8;
 915         else
 916             ret = s->latched_count & 0xff;
 917         s->rw_state ^= 1;
 918         break;
 919     }
 920     return ret;
 921 }
 922
 923 void speaker_ioport_write(CPUX86State *env, uint32_t addr, uint32_t val)
 924 {
 925     speaker_data_on = (val >> 1) & 1;
 926     pit_channels[2].gate = val & 1;
 927 }
 928
 929 uint32_t speaker_ioport_read(CPUX86State *env, uint32_t addr)
 930 {
 931     int out;
 932     out = pit_get_out(&pit_channels[2]);
 933     return (speaker_data_on << 1) | pit_channels[2].gate | (out << 5);
 934 }
 935
 936 void pit_init(void)
 937 {
 938     pit_channels[0].gate = 1;
 939     pit_channels[1].gate = 1;
 940     pit_channels[2].gate = 0;
 941
 942     register_ioport_writeb(0x40, 4, pit_ioport_write);
 943     register_ioport_readb(0x40, 3, pit_ioport_read);
 944
 945     register_ioport_readb(0x61, 1, speaker_ioport_read);
 946     register_ioport_writeb(0x61, 1, speaker_ioport_write);
 947     cpu_calibrate_ticks();
 948 }
 949
 950 /***********************************************************/
 951 /* serial port emulation */
 952
 953 #define UART_IRQ        4
 954
 955 #define UART_LCR_DLAB   0x80    /* Divisor latch access bit */
 956
 957 #define UART_IER_MSI    0x08    /* Enable Modem status interrupt */
 958 #define UART_IER_RLSI   0x04    /* Enable receiver line status interrupt */
 959 #define UART_IER_THRI   0x02    /* Enable Transmitter holding register int. */
 960 #define UART_IER_RDI    0x01    /* Enable receiver data interrupt */
 961
 962 #define UART_IIR_NO_INT 0x01    /* No interrupts pending */
 963 #define UART_IIR_ID     0x06    /* Mask for the interrupt ID */
 964
 965 #define UART_IIR_MSI    0x00    /* Modem status interrupt */
 966 #define UART_IIR_THRI   0x02    /* Transmitter holding register empty */
 967 #define UART_IIR_RDI    0x04    /* Receiver data interrupt */
 968 #define UART_IIR_RLSI   0x06    /* Receiver line status interrupt */
 969
 970 #define UART_LSR_TEMT   0x40    /* Transmitter empty */
 971 #define UART_LSR_THRE   0x20    /* Transmit-hold-register empty */
 972 #define UART_LSR_BI     0x10    /* Break interrupt indicator */
 973 #define UART_LSR_FE     0x08    /* Frame error indicator */
 974 #define UART_LSR_PE     0x04    /* Parity error indicator */
 975 #define UART_LSR_OE     0x02    /* Overrun error indicator */
 976 #define UART_LSR_DR     0x01    /* Receiver data ready */
 977
 978 typedef struct SerialState {
 979     uint8_t divider;
 980     uint8_t rbr; /* receive register */
 981     uint8_t ier;
 982     uint8_t iir; /* read only */
 983     uint8_t lcr;
 984     uint8_t mcr;
 985     uint8_t lsr; /* read only */
 986     uint8_t msr;
 987     uint8_t scr;
 988 } SerialState;
 989
 990 SerialState serial_ports[1];
 991
 992 void serial_update_irq(void)
 993 {
 994     SerialState *s = &serial_ports[0];
 995
 996     if ((s->lsr & UART_LSR_DR) && (s->ier & UART_IER_RDI)) {
 997         s->iir = UART_IIR_RDI;
 998     } else if ((s->lsr & UART_LSR_THRE) && (s->ier & UART_IER_THRI)) {
 999         s->iir = UART_IIR_THRI;
1000     } else {
1001         s->iir = UART_IIR_NO_INT;
1002     }
1003     if (s->iir != UART_IIR_NO_INT) {
1004         pic_set_irq(UART_IRQ, 1);
1005     } else {
1006         pic_set_irq(UART_IRQ, 0);
1007     }
1008 }
1009
1010 void serial_ioport_write(CPUX86State *env, uint32_t addr, uint32_t val)
1011 {
1012     SerialState *s = &serial_ports[0];
1013     unsigned char ch;
1014     int ret;
1015
1016     addr &= 7;
1017     switch(addr) {
1018     default:
1019     case 0:
1020         if (s->lcr & UART_LCR_DLAB) {
1021             s->divider = (s->divider & 0xff00) | val;
1022         } else {
1023             s->lsr &= ~UART_LSR_THRE;
1024             serial_update_irq();
1025
1026             ch = val;
1027             do {
1028                 ret = write(1, &ch, 1);
1029             } while (ret != 1);
1030             s->lsr |= UART_LSR_THRE;
1031             s->lsr |= UART_LSR_TEMT;
1032             serial_update_irq();
1033         }
1034         break;
1035     case 1:
1036         if (s->lcr & UART_LCR_DLAB) {
1037             s->divider = (s->divider & 0x00ff) | (val << 8);
1038         } else {
1039             s->ier = val;
1040             serial_update_irq();
1041         }
1042         break;
1043     case 2:
1044         break;
1045     case 3:
1046         s->lcr = val;
1047         break;
1048     case 4:
1049         s->mcr = val;
1050         break;
1051     case 5:
1052         break;
1053     case 6:
1054         s->msr = val;
1055         break;
1056     case 7:
1057         s->scr = val;
1058         break;
1059     }
1060 }
1061
1062 uint32_t serial_ioport_read(CPUX86State *env, uint32_t addr)
1063 {
1064     SerialState *s = &serial_ports[0];
1065     uint32_t ret;
1066
1067     addr &= 7;
1068     switch(addr) {
1069     default:
1070     case 0:
1071         if (s->lcr & UART_LCR_DLAB) {
1072             ret = s->divider & 0xff;
1073         } else {
1074             ret = s->rbr;
1075             s->lsr &= ~(UART_LSR_DR | UART_LSR_BI);
1076             serial_update_irq();
1077         }
1078         break;
1079     case 1:
1080         if (s->lcr & UART_LCR_DLAB) {
1081             ret = (s->divider >> 8) & 0xff;
1082         } else {
1083             ret = s->ier;
1084         }
1085         break;
1086     case 2:
1087         ret = s->iir;
1088         break;
1089     case 3:
1090         ret = s->lcr;
1091         break;
1092     case 4:
1093         ret = s->mcr;
1094         break;
1095     case 5:
1096         ret = s->lsr;
1097         break;
1098     case 6:
1099         ret = s->msr;
1100         break;
1101     case 7:
1102         ret = s->scr;
1103         break;
1104     }
1105     return ret;
1106 }
1107
1108 #define TERM_ESCAPE 0x01 /* ctrl-a is used for escape */
1109 static int term_got_escape;
1110
1111 void term_print_help(void)
1112 {
1113     printf("\n"
1114            "C-a h    print this help\n"
1115            "C-a x    exit emulatior\n"
1116            "C-a b    send break (magic sysrq)\n"
1117            "C-a C-a  send C-a\n"
1118            );
1119 }
1120
1121 /* called when a char is received */
1122 void serial_received_byte(SerialState *s, int ch)
1123 {
1124     if (term_got_escape) {
1125         term_got_escape = 0;
1126         switch(ch) {
1127         case 'h':
1128             term_print_help();
1129             break;
1130         case 'x':
1131             exit(0);
1132             break;
1133         case 'b':
1134             /* send break */
1135             s->rbr = 0;
1136             s->lsr |= UART_LSR_BI | UART_LSR_DR;
1137             serial_update_irq();
1138             break;
1139         case TERM_ESCAPE:
1140             goto send_char;
1141         }
1142     } else if (ch == TERM_ESCAPE) {
1143         term_got_escape = 1;
1144     } else {
1145     send_char:
1146         s->rbr = ch;
1147         s->lsr |= UART_LSR_DR;
1148         serial_update_irq();
1149     }
1150 }
1151
1152 /* init terminal so that we can grab keys */
1153 static struct termios oldtty;
1154
1155 static void term_exit(void)
1156 {
1157     tcsetattr (0, TCSANOW, &oldtty);
1158 }
1159
1160 static void term_init(void)
1161 {
1162     struct termios tty;
1163
1164     tcgetattr (0, &tty);
1165     oldtty = tty;
1166
1167     tty.c_iflag &= ~(IGNBRK|BRKINT|PARMRK|ISTRIP
1168                           |INLCR|IGNCR|ICRNL|IXON);
1169     tty.c_oflag |= OPOST;
1170     tty.c_lflag &= ~(ECHO|ECHONL|ICANON|IEXTEN|ISIG);
1171     tty.c_cflag &= ~(CSIZE|PARENB);
1172     tty.c_cflag |= CS8;
1173     tty.c_cc[VMIN] = 1;
1174     tty.c_cc[VTIME] = 0;
1175
1176     tcsetattr (0, TCSANOW, &tty);
1177
1178     atexit(term_exit);
1179
1180     fcntl(0, F_SETFL, O_NONBLOCK);
1181 }
1182
1183 void serial_init(void)
1184 {
1185     SerialState *s = &serial_ports[0];
1186
1187     s->lsr = UART_LSR_TEMT | UART_LSR_THRE;
1188
1189     register_ioport_writeb(0x3f8, 8, serial_ioport_write);
1190     register_ioport_readb(0x3f8, 8, serial_ioport_read);
1191
1192     term_init();
1193 }
1194
1195 /***********************************************************/
1196 /* ne2000 emulation */
1197
1198 //#define DEBUG_NE2000
1199
1200 #define NE2000_IOPORT   0x300
1201 #define NE2000_IRQ      9
1202
1203 #define MAX_ETH_FRAME_SIZE 1514
1204
1205 #define E8390_CMD       0x00  /* The command register (for all pages) */
1206 /* Page 0 register offsets. */
1207 #define EN0_CLDALO      0x01    /* Low byte of current local dma addr  RD */
1208 #define EN0_STARTPG     0x01    /* Starting page of ring bfr WR */
1209 #define EN0_CLDAHI      0x02    /* High byte of current local dma addr  RD */
1210 #define EN0_STOPPG      0x02    /* Ending page +1 of ring bfr WR */
1211 #define EN0_BOUNDARY    0x03    /* Boundary page of ring bfr RD WR */
1212 #define EN0_TSR         0x04    /* Transmit status reg RD */
1213 #define EN0_TPSR        0x04    /* Transmit starting page WR */
1214 #define EN0_NCR         0x05    /* Number of collision reg RD */
1215 #define EN0_TCNTLO      0x05    /* Low  byte of tx byte count WR */
1216 #define EN0_FIFO        0x06    /* FIFO RD */
1217 #define EN0_TCNTHI      0x06    /* High byte of tx byte count WR */
1218 #define EN0_ISR         0x07    /* Interrupt status reg RD WR */
1219 #define EN0_CRDALO      0x08    /* low byte of current remote dma address RD */
1220 #define EN0_RSARLO      0x08    /* Remote start address reg 0 */
1221 #define EN0_CRDAHI      0x09    /* high byte, current remote dma address RD */
1222 #define EN0_RSARHI      0x09    /* Remote start address reg 1 */
1223 #define EN0_RCNTLO      0x0a    /* Remote byte count reg WR */
1224 #define EN0_RCNTHI      0x0b    /* Remote byte count reg WR */
1225 #define EN0_RSR         0x0c    /* rx status reg RD */
1226 #define EN0_RXCR        0x0c    /* RX configuration reg WR */
1227 #define EN0_TXCR        0x0d    /* TX configuration reg WR */
1228 #define EN0_COUNTER0    0x0d    /* Rcv alignment error counter RD */
1229 #define EN0_DCFG        0x0e    /* Data configuration reg WR */
1230 #define EN0_COUNTER1    0x0e    /* Rcv CRC error counter RD */
1231 #define EN0_IMR         0x0f    /* Interrupt mask reg WR */
1232 #define EN0_COUNTER2    0x0f    /* Rcv missed frame error counter RD */
1233
1234 #define EN1_PHYS        0x11
1235 #define EN1_CURPAG      0x17
1236 #define EN1_MULT        0x18
1237
1238 /*  Register accessed at EN_CMD, the 8390 base addr.  */
1239 #define E8390_STOP      0x01    /* Stop and reset the chip */
1240 #define E8390_START     0x02    /* Start the chip, clear reset */
1241 #define E8390_TRANS     0x04    /* Transmit a frame */
1242 #define E8390_RREAD     0x08    /* Remote read */
1243 #define E8390_RWRITE    0x10    /* Remote write  */
1244 #define E8390_NODMA     0x20    /* Remote DMA */
1245 #define E8390_PAGE0     0x00    /* Select page chip registers */
1246 #define E8390_PAGE1     0x40    /* using the two high-order bits */
1247 #define E8390_PAGE2     0x80    /* Page 3 is invalid. */
1248
1249 /* Bits in EN0_ISR - Interrupt status register */
1250 #define ENISR_RX        0x01    /* Receiver, no error */
1251 #define ENISR_TX        0x02    /* Transmitter, no error */
1252 #define ENISR_RX_ERR    0x04    /* Receiver, with error */
1253 #define ENISR_TX_ERR    0x08    /* Transmitter, with error */
1254 #define ENISR_OVER      0x10    /* Receiver overwrote the ring */
1255 #define ENISR_COUNTERS  0x20    /* Counters need emptying */
1256 #define ENISR_RDC       0x40    /* remote dma complete */
1257 #define ENISR_RESET     0x80    /* Reset completed */
1258 #define ENISR_ALL       0x3f    /* Interrupts we will enable */
1259
1260 /* Bits in received packet status byte and EN0_RSR*/
1261 #define ENRSR_RXOK      0x01    /* Received a good packet */
1262 #define ENRSR_CRC       0x02    /* CRC error */
1263 #define ENRSR_FAE       0x04    /* frame alignment error */
1264 #define ENRSR_FO        0x08    /* FIFO overrun */
1265 #define ENRSR_MPA       0x10    /* missed pkt */
1266 #define ENRSR_PHY       0x20    /* physical/multicast address */
1267 #define ENRSR_DIS       0x40    /* receiver disable. set in monitor mode */
1268 #define ENRSR_DEF       0x80    /* deferring */
1269
1270 /* Transmitted packet status, EN0_TSR. */
1271 #define ENTSR_PTX 0x01  /* Packet transmitted without error */
1272 #define ENTSR_ND  0x02  /* The transmit wasn't deferred. */
1273 #define ENTSR_COL 0x04  /* The transmit collided at least once. */
1274 #define ENTSR_ABT 0x08  /* The transmit collided 16 times, and was deferred. */
1275 #define ENTSR_CRS 0x10  /* The carrier sense was lost. */
1276 #define ENTSR_FU  0x20  /* A "FIFO underrun" occurred during transmit. */
1277 #define ENTSR_CDH 0x40  /* The collision detect "heartbeat" signal was lost. */
1278 #define ENTSR_OWC 0x80  /* There was an out-of-window collision. */
1279
1280 #define NE2000_MEM_SIZE 32768
1281
1282 typedef struct NE2000State {
1283     uint8_t cmd;
1284     uint32_t start;
1285     uint32_t stop;
1286     uint8_t boundary;
1287     uint8_t tsr;
1288     uint8_t tpsr;
1289     uint16_t tcnt;
1290     uint16_t rcnt;
1291     uint32_t rsar;
1292     uint8_t isr;
1293     uint8_t dcfg;
1294     uint8_t imr;
1295     uint8_t phys[6]; /* mac address */
1296     uint8_t curpag;
1297     uint8_t mult[8]; /* multicast mask array */
1298     uint8_t mem[NE2000_MEM_SIZE];
1299 } NE2000State;
1300
1301 NE2000State ne2000_state;
1302 int net_fd = -1;
1303 char network_script[1024];
1304
1305 void ne2000_reset(void)
1306 {
1307     NE2000State *s = &ne2000_state;
1308     int i;
1309
1310     s->isr = ENISR_RESET;
1311     s->mem[0] = 0x52;
1312     s->mem[1] = 0x54;
1313     s->mem[2] = 0x00;
1314     s->mem[3] = 0x12;
1315     s->mem[4] = 0x34;
1316     s->mem[5] = 0x56;
1317     s->mem[14] = 0x57;
1318     s->mem[15] = 0x57;
1319
1320     /* duplicate prom data */
1321     for(i = 15;i >= 0; i--) {
1322         s->mem[2 * i] = s->mem[i];
1323         s->mem[2 * i + 1] = s->mem[i];
1324     }
1325 }
1326
1327 void ne2000_update_irq(NE2000State *s)
1328 {
1329     int isr;
1330     isr = s->isr & s->imr;
1331     if (isr)
1332         pic_set_irq(NE2000_IRQ, 1);
1333     else
1334         pic_set_irq(NE2000_IRQ, 0);
1335 }
1336
1337 int net_init(void)
1338 {
1339     struct ifreq ifr;
1340     int fd, ret, pid, status;
1341
1342     fd = open("/dev/net/tun", O_RDWR);
1343     if (fd < 0) {
1344         fprintf(stderr, "warning: could not open /dev/net/tun: no virtual network emulation\n");
1345         return -1;
1346     }
1347     memset(&ifr, 0, sizeof(ifr));
1348     ifr.ifr_flags = IFF_TAP | IFF_NO_PI;
1349     pstrcpy(ifr.ifr_name, IFNAMSIZ, "tun%d");
1350     ret = ioctl(fd, TUNSETIFF, (void *) &ifr);
1351     if (ret != 0) {
1352         fprintf(stderr, "warning: could not configure /dev/net/tun: no virtual network emulation\n");
1353         close(fd);
1354         return -1;
1355     }
1356     printf("connected to host network interface: %s\n", ifr.ifr_name);
1357     fcntl(fd, F_SETFL, O_NONBLOCK);
1358     net_fd = fd;
1359
1360     /* try to launch network init script */
1361     pid = fork();
1362     if (pid >= 0) {
1363         if (pid == 0) {
1364             execl(network_script, network_script, ifr.ifr_name, NULL);
1365             exit(1);
1366         }
1367         while (waitpid(pid, &status, 0) != pid);
1368         if (!WIFEXITED(status) ||
1369             WEXITSTATUS(status) != 0) {
1370             fprintf(stderr, "%s: could not launch network script for '%s'\n",
1371                     network_script, ifr.ifr_name);
1372         }
1373     }
1374     return 0;
1375 }
1376
1377 void net_send_packet(NE2000State *s, const uint8_t *buf, int size)
1378 {
1379 #ifdef DEBUG_NE2000
1380     printf("NE2000: sending packet size=%d\n", size);
1381 #endif
1382     write(net_fd, buf, size);
1383 }
1384
1385 /* return true if the NE2000 can receive more data */
1386 int ne2000_can_receive(NE2000State *s)
1387 {
1388     int avail, index, boundary;
1389
1390     if (s->cmd & E8390_STOP)
1391         return 0;
1392     index = s->curpag << 8;
1393     boundary = s->boundary << 8;
1394     if (index < boundary)
1395         avail = boundary - index;
1396     else
1397         avail = (s->stop - s->start) - (index - boundary);
1398     if (avail < (MAX_ETH_FRAME_SIZE + 4))
1399         return 0;
1400     return 1;
1401 }
1402
1403 void ne2000_receive(NE2000State *s, uint8_t *buf, int size)
1404 {
1405     uint8_t *p;
1406     int total_len, next, avail, len, index;
1407
1408 #if defined(DEBUG_NE2000)
1409     printf("NE2000: received len=%d\n", size);
1410 #endif
1411
1412     index = s->curpag << 8;
1413     /* 4 bytes for header */
1414     total_len = size + 4;
1415     /* address for next packet (4 bytes for CRC) */
1416     next = index + ((total_len + 4 + 255) & ~0xff);
1417     if (next >= s->stop)
1418         next -= (s->stop - s->start);
1419     /* prepare packet header */
1420     p = s->mem + index;
1421     p[0] = ENRSR_RXOK; /* receive status */
1422     p[1] = next >> 8;
1423     p[2] = total_len;
1424     p[3] = total_len >> 8;
1425     index += 4;
1426
1427     /* write packet data */
1428     while (size > 0) {
1429         avail = s->stop - index;
1430         len = size;
1431         if (len > avail)
1432             len = avail;
1433         memcpy(s->mem + index, buf, len);
1434         buf += len;
1435         index += len;
1436         if (index == s->stop)
1437             index = s->start;
1438         size -= len;
1439     }
1440     s->curpag = next >> 8;
1441
1442     /* now we can signal we have receive something */
1443     s->isr |= ENISR_RX;
1444     ne2000_update_irq(s);
1445 }
1446
1447 void ne2000_ioport_write(CPUX86State *env, uint32_t addr, uint32_t val)
1448 {
1449     NE2000State *s = &ne2000_state;
1450     int offset, page;
1451
1452     addr &= 0xf;
1453 #ifdef DEBUG_NE2000
1454     printf("NE2000: write addr=0x%x val=0x%02x\n", addr, val);
1455 #endif
1456     if (addr == E8390_CMD) {
1457         /* control register */
1458         s->cmd = val;
1459         if (val & E8390_START) {
1460             /* test specific case: zero length transfert */
1461             if ((val & (E8390_RREAD | E8390_RWRITE)) &&
1462                 s->rcnt == 0) {
1463                 s->isr |= ENISR_RDC;
1464                 ne2000_update_irq(s);
1465             }
1466             if (val & E8390_TRANS) {
1467                 net_send_packet(s, s->mem + (s->tpsr << 8), s->tcnt);
1468                 /* signal end of transfert */
1469                 s->tsr = ENTSR_PTX;
1470                 s->isr |= ENISR_TX;
1471                 ne2000_update_irq(s);
1472             }
1473         }
1474     } else {
1475         page = s->cmd >> 6;
1476         offset = addr | (page << 4);
1477         switch(offset) {
1478         case EN0_STARTPG:
1479             s->start = val << 8;
1480             break;
1481         case EN0_STOPPG:
1482             s->stop = val << 8;
1483             break;
1484         case EN0_BOUNDARY:
1485             s->boundary = val;
1486             break;
1487         case EN0_IMR:
1488             s->imr = val;
1489             ne2000_update_irq(s);
1490             break;
1491         case EN0_TPSR:
1492             s->tpsr = val;
1493             break;
1494         case EN0_TCNTLO:
1495             s->tcnt = (s->tcnt & 0xff00) | val;
1496             break;
1497         case EN0_TCNTHI:
1498             s->tcnt = (s->tcnt & 0x00ff) | (val << 8);
1499             break;
1500         case EN0_RSARLO:
1501             s->rsar = (s->rsar & 0xff00) | val;
1502             break;
1503         case EN0_RSARHI:
1504             s->rsar = (s->rsar & 0x00ff) | (val << 8);
1505             break;
1506         case EN0_RCNTLO:
1507             s->rcnt = (s->rcnt & 0xff00) | val;
1508             break;
1509         case EN0_RCNTHI:
1510             s->rcnt = (s->rcnt & 0x00ff) | (val << 8);
1511             break;
1512         case EN0_DCFG:
1513             s->dcfg = val;
1514             break;
1515         case EN0_ISR:
1516             s->isr &= ~val;
1517             ne2000_update_irq(s);
1518             break;
1519         case EN1_PHYS ... EN1_PHYS + 5:
1520             s->phys[offset - EN1_PHYS] = val;
1521             break;
1522         case EN1_CURPAG:
1523             s->curpag = val;
1524             break;
1525         case EN1_MULT ... EN1_MULT + 7:
1526             s->mult[offset - EN1_MULT] = val;
1527             break;
1528         }
1529     }
1530 }
1531
1532 uint32_t ne2000_ioport_read(CPUX86State *env, uint32_t addr)
1533 {
1534     NE2000State *s = &ne2000_state;
1535     int offset, page, ret;
1536
1537     addr &= 0xf;
1538     if (addr == E8390_CMD) {
1539         ret = s->cmd;
1540     } else {
1541         page = s->cmd >> 6;
1542         offset = addr | (page << 4);
1543         switch(offset) {
1544         case EN0_TSR:
1545             ret = s->tsr;
1546             break;
1547         case EN0_BOUNDARY:
1548             ret = s->boundary;
1549             break;
1550         case EN0_ISR:
1551             ret = s->isr;
1552             break;
1553         case EN1_PHYS ... EN1_PHYS + 5:
1554             ret = s->phys[offset - EN1_PHYS];
1555             break;
1556         case EN1_CURPAG:
1557             ret = s->curpag;
1558             break;
1559         case EN1_MULT ... EN1_MULT + 7:
1560             ret = s->mult[offset - EN1_MULT];
1561             break;
1562         default:
1563             ret = 0x00;
1564             break;
1565         }
1566     }
1567 #ifdef DEBUG_NE2000
1568     printf("NE2000: read addr=0x%x val=%02x\n", addr, ret);
1569 #endif
1570     return ret;
1571 }
1572
1573 void ne2000_asic_ioport_write(CPUX86State *env, uint32_t addr, uint32_t val)
1574 {
1575     NE2000State *s = &ne2000_state;
1576     uint8_t *p;
1577
1578 #ifdef DEBUG_NE2000
1579     printf("NE2000: asic write val=0x%04x\n", val);
1580 #endif
1581     p = s->mem + s->rsar;
1582     if (s->dcfg & 0x01) {
1583         /* 16 bit access */
1584         p[0] = val;
1585         p[1] = val >> 8;
1586         s->rsar += 2;
1587         s->rcnt -= 2;
1588     } else {
1589         /* 8 bit access */
1590         p[0] = val;
1591         s->rsar++;
1592         s->rcnt--;
1593     }
1594     /* wrap */
1595     if (s->rsar == s->stop)
1596         s->rsar = s->start;
1597     if (s->rcnt == 0) {
1598         /* signal end of transfert */
1599         s->isr |= ENISR_RDC;
1600         ne2000_update_irq(s);
1601     }
1602 }
1603
1604 uint32_t ne2000_asic_ioport_read(CPUX86State *env, uint32_t addr)
1605 {
1606     NE2000State *s = &ne2000_state;
1607     uint8_t *p;
1608     int ret;
1609
1610     p = s->mem + s->rsar;
1611     if (s->dcfg & 0x01) {
1612         /* 16 bit access */
1613         ret = p[0] | (p[1] << 8);
1614         s->rsar += 2;
1615         s->rcnt -= 2;
1616     } else {
1617         /* 8 bit access */
1618         ret = p[0];
1619         s->rsar++;
1620         s->rcnt--;
1621     }
1622     /* wrap */
1623     if (s->rsar == s->stop)
1624         s->rsar = s->start;
1625     if (s->rcnt == 0) {
1626         /* signal end of transfert */
1627         s->isr |= ENISR_RDC;
1628         ne2000_update_irq(s);
1629     }
1630 #ifdef DEBUG_NE2000
1631     printf("NE2000: asic read val=0x%04x\n", ret);
1632 #endif
1633     return ret;
1634 }
1635
1636 void ne2000_reset_ioport_write(CPUX86State *env, uint32_t addr, uint32_t val)
1637 {
1638     /* nothing to do (end of reset pulse) */
1639 }
1640
1641 uint32_t ne2000_reset_ioport_read(CPUX86State *env, uint32_t addr)
1642 {
1643     ne2000_reset();
1644     return 0;
1645 }
1646
1647 void ne2000_init(void)
1648 {
1649     register_ioport_writeb(NE2000_IOPORT, 16, ne2000_ioport_write);
1650     register_ioport_readb(NE2000_IOPORT, 16, ne2000_ioport_read);
1651
1652     register_ioport_writeb(NE2000_IOPORT + 0x10, 1, ne2000_asic_ioport_write);
1653     register_ioport_readb(NE2000_IOPORT + 0x10, 1, ne2000_asic_ioport_read);
1654     register_ioport_writew(NE2000_IOPORT + 0x10, 2, ne2000_asic_ioport_write);
1655     register_ioport_readw(NE2000_IOPORT + 0x10, 2, ne2000_asic_ioport_read);
1656
1657     register_ioport_writeb(NE2000_IOPORT + 0x1f, 1, ne2000_reset_ioport_write);
1658     register_ioport_readb(NE2000_IOPORT + 0x1f, 1, ne2000_reset_ioport_read);
1659     ne2000_reset();
1660 }
1661
1662 /***********************************************************/
1663 /* cpu signal handler */
1664 static void host_segv_handler(int host_signum, siginfo_t *info,
1665                               void *puc)
1666 {
1667     if (cpu_signal_handler(host_signum, info, puc))
1668         return;
1669     term_exit();
1670     abort();
1671 }
1672
1673 static int timer_irq_pending;
1674
1675 static void host_alarm_handler(int host_signum, siginfo_t *info,
1676                                void *puc)
1677 {
1678     /* just exit from the cpu to have a chance to handle timers */
1679     cpu_x86_interrupt(global_env);
1680     timer_irq_pending = 1;
1681 }
1682
1683 void help(void)
1684 {
1685     printf("Virtual Linux version " QEMU_VERSION ", Copyright (c) 2003 Fabrice Bellard\n"
1686            "usage: vl [-h] bzImage initrd [kernel parameters...]\n"
1687            "\n"
1688            "'bzImage' is a Linux kernel image (PAGE_OFFSET must be defined\n"
1689            "to 0x90000000 in asm/page.h and arch/i386/vmlinux.lds)\n"
1690            "'initrd' is an initrd image\n"
1691            "-m megs   set virtual RAM size to megs MB\n"
1692            "-n script set network init script [default=%s]\n"
1693            "-d        output log in /tmp/vl.log\n"
1694            "\n"
1695            "During emulation, use C-a h to get terminal commands:\n",
1696            DEFAULT_NETWORK_SCRIPT);
1697     term_print_help();
1698     exit(1);
1699 }
1700
1701 int main(int argc, char **argv)
1702 {
1703     int c, ret, initrd_size, i;
1704     struct linux_params *params;
1705     struct sigaction act;
1706     struct itimerval itv;
1707     CPUX86State *env;
1708
1709     /* we never want that malloc() uses mmap() */
1710     mallopt(M_MMAP_THRESHOLD, 4096 * 1024);
1711
1712     phys_ram_size = 32 * 1024 * 1024;
1713     pstrcpy(network_script, sizeof(network_script), DEFAULT_NETWORK_SCRIPT);
1714     for(;;) {
1715         c = getopt(argc, argv, "hm:dn:");
1716         if (c == -1)
1717             break;
1718         switch(c) {
1719         case 'h':
1720             help();
1721             break;
1722         case 'm':
1723             phys_ram_size = atoi(optarg) * 1024 * 1024;
1724             if (phys_ram_size <= 0)
1725                 help();
1726             break;
1727         case 'd':
1728             loglevel = 1;
1729             break;
1730         case 'n':
1731             pstrcpy(network_script, sizeof(network_script), optarg);
1732             break;
1733         }
1734     }
1735     if (optind + 1 >= argc)
1736         help();
1737
1738     /* init debug */
1739     if (loglevel) {
1740         logfile = fopen(DEBUG_LOGFILE, "w");
1741         if (!logfile) {
1742             perror(DEBUG_LOGFILE);
1743             _exit(1);
1744         }
1745         setvbuf(logfile, NULL, _IOLBF, 0);
1746     }
1747
1748     /* init network tun interface */
1749     net_init();
1750
1751     /* init the memory */
1752     strcpy(phys_ram_file, "/tmp/vlXXXXXX");
1753     if (mkstemp(phys_ram_file) < 0) {
1754         fprintf(stderr, "Could not create temporary memory file\n");
1755         exit(1);
1756     }
1757     phys_ram_fd = open(phys_ram_file, O_CREAT | O_TRUNC | O_RDWR, 0600);
1758     if (phys_ram_fd < 0) {
1759         fprintf(stderr, "Could not open temporary memory file\n");
1760         exit(1);
1761     }
1762     ftruncate(phys_ram_fd, phys_ram_size);
1763     unlink(phys_ram_file);
1764     phys_ram_base = mmap((void *)PHYS_RAM_BASE, phys_ram_size,
1765                          PROT_WRITE | PROT_READ, MAP_SHARED | MAP_FIXED,
1766                          phys_ram_fd, 0);
1767     if (phys_ram_base == MAP_FAILED) {
1768         fprintf(stderr, "Could not map physical memory\n");
1769         exit(1);
1770     }
1771
1772     /* now we can load the kernel */
1773     ret = load_kernel(argv[optind], phys_ram_base + KERNEL_LOAD_ADDR);
1774     if (ret < 0) {
1775         fprintf(stderr, "%s: could not load kernel\n", argv[optind]);
1776         exit(1);
1777     }
1778
1779     /* load initrd */
1780     initrd_size = load_image(argv[optind + 1], phys_ram_base + INITRD_LOAD_ADDR);
1781     if (initrd_size < 0) {
1782         fprintf(stderr, "%s: could not load initrd\n", argv[optind + 1]);
1783         exit(1);
1784     }
1785
1786     /* init kernel params */
1787     params = (void *)(phys_ram_base + KERNEL_PARAMS_ADDR);
1788     memset(params, 0, sizeof(struct linux_params));
1789     params->mount_root_rdonly = 0;
1790     params->cl_magic = 0xA33F;
1791     params->cl_offset = params->commandline - (uint8_t *)params;
1792     params->ext_mem_k = (phys_ram_size / 1024) - 1024;
1793     for(i = optind + 2; i < argc; i++) {
1794         if (i != optind + 2)
1795             pstrcat(params->commandline, sizeof(params->commandline), " ");
1796         pstrcat(params->commandline, sizeof(params->commandline), argv[i]);
1797     }
1798     params->loader_type = 0x01;
1799     if (initrd_size > 0) {
1800         params->initrd_start = INITRD_LOAD_ADDR;
1801         params->initrd_size = initrd_size;
1802     }
1803     params->orig_video_lines = 25;
1804     params->orig_video_cols = 80;
1805
1806     /* init basic PC hardware */
1807     init_ioports();
1808     register_ioport_writeb(0x80, 1, ioport80_write);
1809
1810     register_ioport_writeb(0x3d4, 2, vga_ioport_write);
1811
1812     cmos_init();
1813     pic_init();
1814     pit_init();
1815     serial_init();
1816     ne2000_init();
1817
1818     /* setup cpu signal handlers for MMU / self modifying code handling */
1819     sigfillset(&act.sa_mask);
1820     act.sa_flags = SA_SIGINFO;
1821     act.sa_sigaction = host_segv_handler;
1822     sigaction(SIGSEGV, &act, NULL);
1823     sigaction(SIGBUS, &act, NULL);
1824
1825     act.sa_sigaction = host_alarm_handler;
1826     sigaction(SIGALRM, &act, NULL);
1827
1828     /* init CPU state */
1829     env = cpu_init();
1830     global_env = env;
1831     cpu_single_env = env;
1832
1833     /* setup basic memory access */
1834     env->cr[0] = 0x00000033;
1835     cpu_x86_init_mmu(env);
1836
1837     memset(params->idt_table, 0, sizeof(params->idt_table));
1838
1839     params->gdt_table[2] = 0x00cf9a000000ffffLL; /* KERNEL_CS */
1840     params->gdt_table[3] = 0x00cf92000000ffffLL; /* KERNEL_DS */
1841
1842     env->idt.base = (void *)params->idt_table;
1843     env->idt.limit = sizeof(params->idt_table) - 1;
1844     env->gdt.base = (void *)params->gdt_table;
1845     env->gdt.limit = sizeof(params->gdt_table) - 1;
1846
1847     cpu_x86_load_seg(env, R_CS, KERNEL_CS);
1848     cpu_x86_load_seg(env, R_DS, KERNEL_DS);
1849     cpu_x86_load_seg(env, R_ES, KERNEL_DS);
1850     cpu_x86_load_seg(env, R_SS, KERNEL_DS);
1851     cpu_x86_load_seg(env, R_FS, KERNEL_DS);
1852     cpu_x86_load_seg(env, R_GS, KERNEL_DS);
1853
1854     env->eip = KERNEL_LOAD_ADDR;
1855     env->regs[R_ESI] = KERNEL_PARAMS_ADDR;
1856     env->eflags = 0x2;
1857
1858     itv.it_interval.tv_sec = 0;
1859     itv.it_interval.tv_usec = 10 * 1000;
1860     itv.it_value.tv_sec = 0;
1861     itv.it_value.tv_usec = 10 * 1000;
1862     setitimer(ITIMER_REAL, &itv, NULL);
1863
1864     for(;;) {
1865         struct pollfd ufds[2], *pf, *serial_ufd, *net_ufd;
1866         int ret, n, timeout;
1867         uint8_t ch;
1868
1869         ret = cpu_x86_exec(env);
1870
1871         /* if hlt instruction, we wait until the next IRQ */
1872         if (ret == EXCP_HLT)
1873             timeout = 10;
1874         else
1875             timeout = 0;
1876         /* poll any events */
1877         serial_ufd = NULL;
1878         net_ufd = NULL;
1879         pf = ufds;
1880         if (!(serial_ports[0].lsr & UART_LSR_DR)) {
1881             serial_ufd = pf;
1882             pf->fd = 0;
1883             pf->events = POLLIN;
1884             pf++;
1885         }
1886         if (net_fd > 0 && ne2000_can_receive(&ne2000_state)) {
1887             net_ufd = pf;
1888             pf->fd = net_fd;
1889             pf->events = POLLIN;
1890             pf++;
1891         }
1892         ret = poll(ufds, pf - ufds, timeout);
1893         if (ret > 0) {
1894             if (serial_ufd && (serial_ufd->revents & POLLIN)) {
1895                 n = read(0, &ch, 1);
1896                 if (n == 1) {
1897                     serial_received_byte(&serial_ports[0], ch);
1898                 }
1899             }
1900             if (net_ufd && (net_ufd->revents & POLLIN)) {
1901                 uint8_t buf[MAX_ETH_FRAME_SIZE];
1902
1903                 n = read(net_fd, buf, MAX_ETH_FRAME_SIZE);
1904                 if (n > 0) {
1905                     if (n < 60) {
1906                         memset(buf + n, 0, 60 - n);
1907                         n = 60;
1908                     }
1909                     ne2000_receive(&ne2000_state, buf, n);
1910                 }
1911             }
1912         }
1913
1914         /* timer IRQ */
1915         if (timer_irq_pending) {
1916             pic_set_irq(0, 1);
1917             pic_set_irq(0, 0);
1918             timer_irq_pending = 0;
1919         }
1920
1921         pic_handle_irq();
1922     }
1923
1924     return 0;
1925 }