vcs.maemo.org Git - qemu/blob - target-sparc/op_helper.c

   1 #include "exec.h"
   2 #include "host-utils.h"
   3 #include "helper.h"
   4 #if !defined(CONFIG_USER_ONLY)
   5 #include "softmmu_exec.h"
   6 #endif /* !defined(CONFIG_USER_ONLY) */
   7
   8 //#define DEBUG_MMU
   9 //#define DEBUG_MXCC
  10 //#define DEBUG_UNALIGNED
  11 //#define DEBUG_UNASSIGNED
  12 //#define DEBUG_ASI
  13 //#define DEBUG_PCALL
  14
  15 #ifdef DEBUG_MMU
  16 #define DPRINTF_MMU(fmt, args...) \
  17 do { printf("MMU: " fmt , ##args); } while (0)
  18 #else
  19 #define DPRINTF_MMU(fmt, args...) do {} while (0)
  20 #endif
  21
  22 #ifdef DEBUG_MXCC
  23 #define DPRINTF_MXCC(fmt, args...) \
  24 do { printf("MXCC: " fmt , ##args); } while (0)
  25 #else
  26 #define DPRINTF_MXCC(fmt, args...) do {} while (0)
  27 #endif
  28
  29 #ifdef DEBUG_ASI
  30 #define DPRINTF_ASI(fmt, args...) \
  31 do { printf("ASI: " fmt , ##args); } while (0)
  32 #else
  33 #define DPRINTF_ASI(fmt, args...) do {} while (0)
  34 #endif
  35
  36 #ifdef TARGET_SPARC64
  37 #ifndef TARGET_ABI32
  38 #define AM_CHECK(env1) ((env1)->pstate & PS_AM)
  39 #else
  40 #define AM_CHECK(env1) (1)
  41 #endif
  42 #endif
  43
  44 static inline void address_mask(CPUState *env1, target_ulong *addr)
  45 {
  46 #ifdef TARGET_SPARC64
  47     if (AM_CHECK(env1))
  48         *addr &= 0xffffffffULL;
  49 #endif
  50 }
  51
  52 void raise_exception(int tt)
  53 {
  54     env->exception_index = tt;
  55     cpu_loop_exit();
  56 }
  57
  58 static inline void set_cwp(int new_cwp)
  59 {
  60     cpu_set_cwp(env, new_cwp);
  61 }
  62
  63 void helper_check_align(target_ulong addr, uint32_t align)
  64 {
  65     if (addr & align) {
  66 #ifdef DEBUG_UNALIGNED
  67     printf("Unaligned access to 0x" TARGET_FMT_lx " from 0x" TARGET_FMT_lx
  68            "\n", addr, env->pc);
  69 #endif
  70         raise_exception(TT_UNALIGNED);
  71     }
  72 }
  73
  74 #define F_HELPER(name, p) void helper_f##name##p(void)
  75
  76 #define F_BINOP(name)                                           \
  77     float32 helper_f ## name ## s (float32 src1, float32 src2)  \
  78     {                                                           \
  79         return float32_ ## name (src1, src2, &env->fp_status);  \
  80     }                                                           \
  81     F_HELPER(name, d)                                           \
  82     {                                                           \
  83         DT0 = float64_ ## name (DT0, DT1, &env->fp_status);     \
  84     }                                                           \
  85     F_HELPER(name, q)                                           \
  86     {                                                           \
  87         QT0 = float128_ ## name (QT0, QT1, &env->fp_status);    \
  88     }
  89
  90 F_BINOP(add);
  91 F_BINOP(sub);
  92 F_BINOP(mul);
  93 F_BINOP(div);
  94 #undef F_BINOP
  95
  96 void helper_fsmuld(float32 src1, float32 src2)
  97 {
  98     DT0 = float64_mul(float32_to_float64(src1, &env->fp_status),
  99                       float32_to_float64(src2, &env->fp_status),
 100                       &env->fp_status);
 101 }
 102
 103 void helper_fdmulq(void)
 104 {
 105     QT0 = float128_mul(float64_to_float128(DT0, &env->fp_status),
 106                        float64_to_float128(DT1, &env->fp_status),
 107                        &env->fp_status);
 108 }
 109
 110 float32 helper_fnegs(float32 src)
 111 {
 112     return float32_chs(src);
 113 }
 114
 115 #ifdef TARGET_SPARC64
 116 F_HELPER(neg, d)
 117 {
 118     DT0 = float64_chs(DT1);
 119 }
 120
 121 F_HELPER(neg, q)
 122 {
 123     QT0 = float128_chs(QT1);
 124 }
 125 #endif
 126
 127 /* Integer to float conversion.  */
 128 float32 helper_fitos(int32_t src)
 129 {
 130     return int32_to_float32(src, &env->fp_status);
 131 }
 132
 133 void helper_fitod(int32_t src)
 134 {
 135     DT0 = int32_to_float64(src, &env->fp_status);
 136 }
 137
 138 void helper_fitoq(int32_t src)
 139 {
 140     QT0 = int32_to_float128(src, &env->fp_status);
 141 }
 142
 143 #ifdef TARGET_SPARC64
 144 float32 helper_fxtos(void)
 145 {
 146     return int64_to_float32(*((int64_t *)&DT1), &env->fp_status);
 147 }
 148
 149 F_HELPER(xto, d)
 150 {
 151     DT0 = int64_to_float64(*((int64_t *)&DT1), &env->fp_status);
 152 }
 153
 154 F_HELPER(xto, q)
 155 {
 156     QT0 = int64_to_float128(*((int64_t *)&DT1), &env->fp_status);
 157 }
 158 #endif
 159 #undef F_HELPER
 160
 161 /* floating point conversion */
 162 float32 helper_fdtos(void)
 163 {
 164     return float64_to_float32(DT1, &env->fp_status);
 165 }
 166
 167 void helper_fstod(float32 src)
 168 {
 169     DT0 = float32_to_float64(src, &env->fp_status);
 170 }
 171
 172 float32 helper_fqtos(void)
 173 {
 174     return float128_to_float32(QT1, &env->fp_status);
 175 }
 176
 177 void helper_fstoq(float32 src)
 178 {
 179     QT0 = float32_to_float128(src, &env->fp_status);
 180 }
 181
 182 void helper_fqtod(void)
 183 {
 184     DT0 = float128_to_float64(QT1, &env->fp_status);
 185 }
 186
 187 void helper_fdtoq(void)
 188 {
 189     QT0 = float64_to_float128(DT1, &env->fp_status);
 190 }
 191
 192 /* Float to integer conversion.  */
 193 int32_t helper_fstoi(float32 src)
 194 {
 195     return float32_to_int32_round_to_zero(src, &env->fp_status);
 196 }
 197
 198 int32_t helper_fdtoi(void)
 199 {
 200     return float64_to_int32_round_to_zero(DT1, &env->fp_status);
 201 }
 202
 203 int32_t helper_fqtoi(void)
 204 {
 205     return float128_to_int32_round_to_zero(QT1, &env->fp_status);
 206 }
 207
 208 #ifdef TARGET_SPARC64
 209 void helper_fstox(float32 src)
 210 {
 211     *((int64_t *)&DT0) = float32_to_int64_round_to_zero(src, &env->fp_status);
 212 }
 213
 214 void helper_fdtox(void)
 215 {
 216     *((int64_t *)&DT0) = float64_to_int64_round_to_zero(DT1, &env->fp_status);
 217 }
 218
 219 void helper_fqtox(void)
 220 {
 221     *((int64_t *)&DT0) = float128_to_int64_round_to_zero(QT1, &env->fp_status);
 222 }
 223
 224 void helper_faligndata(void)
 225 {
 226     uint64_t tmp;
 227
 228     tmp = (*((uint64_t *)&DT0)) << ((env->gsr & 7) * 8);
 229     /* on many architectures a shift of 64 does nothing */
 230     if ((env->gsr & 7) != 0) {
 231         tmp |= (*((uint64_t *)&DT1)) >> (64 - (env->gsr & 7) * 8);
 232     }
 233     *((uint64_t *)&DT0) = tmp;
 234 }
 235
 236 #ifdef WORDS_BIGENDIAN
 237 #define VIS_B64(n) b[7 - (n)]
 238 #define VIS_W64(n) w[3 - (n)]
 239 #define VIS_SW64(n) sw[3 - (n)]
 240 #define VIS_L64(n) l[1 - (n)]
 241 #define VIS_B32(n) b[3 - (n)]
 242 #define VIS_W32(n) w[1 - (n)]
 243 #else
 244 #define VIS_B64(n) b[n]
 245 #define VIS_W64(n) w[n]
 246 #define VIS_SW64(n) sw[n]
 247 #define VIS_L64(n) l[n]
 248 #define VIS_B32(n) b[n]
 249 #define VIS_W32(n) w[n]
 250 #endif
 251
 252 typedef union {
 253     uint8_t b[8];
 254     uint16_t w[4];
 255     int16_t sw[4];
 256     uint32_t l[2];
 257     float64 d;
 258 } vis64;
 259
 260 typedef union {
 261     uint8_t b[4];
 262     uint16_t w[2];
 263     uint32_t l;
 264     float32 f;
 265 } vis32;
 266
 267 void helper_fpmerge(void)
 268 {
 269     vis64 s, d;
 270
 271     s.d = DT0;
 272     d.d = DT1;
 273
 274     // Reverse calculation order to handle overlap
 275     d.VIS_B64(7) = s.VIS_B64(3);
 276     d.VIS_B64(6) = d.VIS_B64(3);
 277     d.VIS_B64(5) = s.VIS_B64(2);
 278     d.VIS_B64(4) = d.VIS_B64(2);
 279     d.VIS_B64(3) = s.VIS_B64(1);
 280     d.VIS_B64(2) = d.VIS_B64(1);
 281     d.VIS_B64(1) = s.VIS_B64(0);
 282     //d.VIS_B64(0) = d.VIS_B64(0);
 283
 284     DT0 = d.d;
 285 }
 286
 287 void helper_fmul8x16(void)
 288 {
 289     vis64 s, d;
 290     uint32_t tmp;
 291
 292     s.d = DT0;
 293     d.d = DT1;
 294
 295 #define PMUL(r)                                                 \
 296     tmp = (int32_t)d.VIS_SW64(r) * (int32_t)s.VIS_B64(r);       \
 297     if ((tmp & 0xff) > 0x7f)                                    \
 298         tmp += 0x100;                                           \
 299     d.VIS_W64(r) = tmp >> 8;
 300
 301     PMUL(0);
 302     PMUL(1);
 303     PMUL(2);
 304     PMUL(3);
 305 #undef PMUL
 306
 307     DT0 = d.d;
 308 }
 309
 310 void helper_fmul8x16al(void)
 311 {
 312     vis64 s, d;
 313     uint32_t tmp;
 314
 315     s.d = DT0;
 316     d.d = DT1;
 317
 318 #define PMUL(r)                                                 \
 319     tmp = (int32_t)d.VIS_SW64(1) * (int32_t)s.VIS_B64(r);       \
 320     if ((tmp & 0xff) > 0x7f)                                    \
 321         tmp += 0x100;                                           \
 322     d.VIS_W64(r) = tmp >> 8;
 323
 324     PMUL(0);
 325     PMUL(1);
 326     PMUL(2);
 327     PMUL(3);
 328 #undef PMUL
 329
 330     DT0 = d.d;
 331 }
 332
 333 void helper_fmul8x16au(void)
 334 {
 335     vis64 s, d;
 336     uint32_t tmp;
 337
 338     s.d = DT0;
 339     d.d = DT1;
 340
 341 #define PMUL(r)                                                 \
 342     tmp = (int32_t)d.VIS_SW64(0) * (int32_t)s.VIS_B64(r);       \
 343     if ((tmp & 0xff) > 0x7f)                                    \
 344         tmp += 0x100;                                           \
 345     d.VIS_W64(r) = tmp >> 8;
 346
 347     PMUL(0);
 348     PMUL(1);
 349     PMUL(2);
 350     PMUL(3);
 351 #undef PMUL
 352
 353     DT0 = d.d;
 354 }
 355
 356 void helper_fmul8sux16(void)
 357 {
 358     vis64 s, d;
 359     uint32_t tmp;
 360
 361     s.d = DT0;
 362     d.d = DT1;
 363
 364 #define PMUL(r)                                                         \
 365     tmp = (int32_t)d.VIS_SW64(r) * ((int32_t)s.VIS_SW64(r) >> 8);       \
 366     if ((tmp & 0xff) > 0x7f)                                            \
 367         tmp += 0x100;                                                   \
 368     d.VIS_W64(r) = tmp >> 8;
 369
 370     PMUL(0);
 371     PMUL(1);
 372     PMUL(2);
 373     PMUL(3);
 374 #undef PMUL
 375
 376     DT0 = d.d;
 377 }
 378
 379 void helper_fmul8ulx16(void)
 380 {
 381     vis64 s, d;
 382     uint32_t tmp;
 383
 384     s.d = DT0;
 385     d.d = DT1;
 386
 387 #define PMUL(r)                                                         \
 388     tmp = (int32_t)d.VIS_SW64(r) * ((uint32_t)s.VIS_B64(r * 2));        \
 389     if ((tmp & 0xff) > 0x7f)                                            \
 390         tmp += 0x100;                                                   \
 391     d.VIS_W64(r) = tmp >> 8;
 392
 393     PMUL(0);
 394     PMUL(1);
 395     PMUL(2);
 396     PMUL(3);
 397 #undef PMUL
 398
 399     DT0 = d.d;
 400 }
 401
 402 void helper_fmuld8sux16(void)
 403 {
 404     vis64 s, d;
 405     uint32_t tmp;
 406
 407     s.d = DT0;
 408     d.d = DT1;
 409
 410 #define PMUL(r)                                                         \
 411     tmp = (int32_t)d.VIS_SW64(r) * ((int32_t)s.VIS_SW64(r) >> 8);       \
 412     if ((tmp & 0xff) > 0x7f)                                            \
 413         tmp += 0x100;                                                   \
 414     d.VIS_L64(r) = tmp;
 415
 416     // Reverse calculation order to handle overlap
 417     PMUL(1);
 418     PMUL(0);
 419 #undef PMUL
 420
 421     DT0 = d.d;
 422 }
 423
 424 void helper_fmuld8ulx16(void)
 425 {
 426     vis64 s, d;
 427     uint32_t tmp;
 428
 429     s.d = DT0;
 430     d.d = DT1;
 431
 432 #define PMUL(r)                                                         \
 433     tmp = (int32_t)d.VIS_SW64(r) * ((uint32_t)s.VIS_B64(r * 2));        \
 434     if ((tmp & 0xff) > 0x7f)                                            \
 435         tmp += 0x100;                                                   \
 436     d.VIS_L64(r) = tmp;
 437
 438     // Reverse calculation order to handle overlap
 439     PMUL(1);
 440     PMUL(0);
 441 #undef PMUL
 442
 443     DT0 = d.d;
 444 }
 445
 446 void helper_fexpand(void)
 447 {
 448     vis32 s;
 449     vis64 d;
 450
 451     s.l = (uint32_t)(*(uint64_t *)&DT0 & 0xffffffff);
 452     d.d = DT1;
 453     d.VIS_L64(0) = s.VIS_W32(0) << 4;
 454     d.VIS_L64(1) = s.VIS_W32(1) << 4;
 455     d.VIS_L64(2) = s.VIS_W32(2) << 4;
 456     d.VIS_L64(3) = s.VIS_W32(3) << 4;
 457
 458     DT0 = d.d;
 459 }
 460
 461 #define VIS_HELPER(name, F)                             \
 462     void name##16(void)                                 \
 463     {                                                   \
 464         vis64 s, d;                                     \
 465                                                         \
 466         s.d = DT0;                                      \
 467         d.d = DT1;                                      \
 468                                                         \
 469         d.VIS_W64(0) = F(d.VIS_W64(0), s.VIS_W64(0));   \
 470         d.VIS_W64(1) = F(d.VIS_W64(1), s.VIS_W64(1));   \
 471         d.VIS_W64(2) = F(d.VIS_W64(2), s.VIS_W64(2));   \
 472         d.VIS_W64(3) = F(d.VIS_W64(3), s.VIS_W64(3));   \
 473                                                         \
 474         DT0 = d.d;                                      \
 475     }                                                   \
 476                                                         \
 477     uint32_t name##16s(uint32_t src1, uint32_t src2)    \
 478     {                                                   \
 479         vis32 s, d;                                     \
 480                                                         \
 481         s.l = src1;                                     \
 482         d.l = src2;                                     \
 483                                                         \
 484         d.VIS_W32(0) = F(d.VIS_W32(0), s.VIS_W32(0));   \
 485         d.VIS_W32(1) = F(d.VIS_W32(1), s.VIS_W32(1));   \
 486                                                         \
 487         return d.l;                                     \
 488     }                                                   \
 489                                                         \
 490     void name##32(void)                                 \
 491     {                                                   \
 492         vis64 s, d;                                     \
 493                                                         \
 494         s.d = DT0;                                      \
 495         d.d = DT1;                                      \
 496                                                         \
 497         d.VIS_L64(0) = F(d.VIS_L64(0), s.VIS_L64(0));   \
 498         d.VIS_L64(1) = F(d.VIS_L64(1), s.VIS_L64(1));   \
 499                                                         \
 500         DT0 = d.d;                                      \
 501     }                                                   \
 502                                                         \
 503     uint32_t name##32s(uint32_t src1, uint32_t src2)    \
 504     {                                                   \
 505         vis32 s, d;                                     \
 506                                                         \
 507         s.l = src1;                                     \
 508         d.l = src2;                                     \
 509                                                         \
 510         d.l = F(d.l, s.l);                              \
 511                                                         \
 512         return d.l;                                     \
 513     }
 514
 515 #define FADD(a, b) ((a) + (b))
 516 #define FSUB(a, b) ((a) - (b))
 517 VIS_HELPER(helper_fpadd, FADD)
 518 VIS_HELPER(helper_fpsub, FSUB)
 519
 520 #define VIS_CMPHELPER(name, F)                                        \
 521     void name##16(void)                                           \
 522     {                                                             \
 523         vis64 s, d;                                               \
 524                                                                   \
 525         s.d = DT0;                                                \
 526         d.d = DT1;                                                \
 527                                                                   \
 528         d.VIS_W64(0) = F(d.VIS_W64(0), s.VIS_W64(0))? 1: 0;       \
 529         d.VIS_W64(0) |= F(d.VIS_W64(1), s.VIS_W64(1))? 2: 0;      \
 530         d.VIS_W64(0) |= F(d.VIS_W64(2), s.VIS_W64(2))? 4: 0;      \
 531         d.VIS_W64(0) |= F(d.VIS_W64(3), s.VIS_W64(3))? 8: 0;      \
 532                                                                   \
 533         DT0 = d.d;                                                \
 534     }                                                             \
 535                                                                   \
 536     void name##32(void)                                           \
 537     {                                                             \
 538         vis64 s, d;                                               \
 539                                                                   \
 540         s.d = DT0;                                                \
 541         d.d = DT1;                                                \
 542                                                                   \
 543         d.VIS_L64(0) = F(d.VIS_L64(0), s.VIS_L64(0))? 1: 0;       \
 544         d.VIS_L64(0) |= F(d.VIS_L64(1), s.VIS_L64(1))? 2: 0;      \
 545                                                                   \
 546         DT0 = d.d;                                                \
 547     }
 548
 549 #define FCMPGT(a, b) ((a) > (b))
 550 #define FCMPEQ(a, b) ((a) == (b))
 551 #define FCMPLE(a, b) ((a) <= (b))
 552 #define FCMPNE(a, b) ((a) != (b))
 553
 554 VIS_CMPHELPER(helper_fcmpgt, FCMPGT)
 555 VIS_CMPHELPER(helper_fcmpeq, FCMPEQ)
 556 VIS_CMPHELPER(helper_fcmple, FCMPLE)
 557 VIS_CMPHELPER(helper_fcmpne, FCMPNE)
 558 #endif
 559
 560 void helper_check_ieee_exceptions(void)
 561 {
 562     target_ulong status;
 563
 564     status = get_float_exception_flags(&env->fp_status);
 565     if (status) {
 566         /* Copy IEEE 754 flags into FSR */
 567         if (status & float_flag_invalid)
 568             env->fsr |= FSR_NVC;
 569         if (status & float_flag_overflow)
 570             env->fsr |= FSR_OFC;
 571         if (status & float_flag_underflow)
 572             env->fsr |= FSR_UFC;
 573         if (status & float_flag_divbyzero)
 574             env->fsr |= FSR_DZC;
 575         if (status & float_flag_inexact)
 576             env->fsr |= FSR_NXC;
 577
 578         if ((env->fsr & FSR_CEXC_MASK) & ((env->fsr & FSR_TEM_MASK) >> 23)) {
 579             /* Unmasked exception, generate a trap */
 580             env->fsr |= FSR_FTT_IEEE_EXCP;
 581             raise_exception(TT_FP_EXCP);
 582         } else {
 583             /* Accumulate exceptions */
 584             env->fsr |= (env->fsr & FSR_CEXC_MASK) << 5;
 585         }
 586     }
 587 }
 588
 589 void helper_clear_float_exceptions(void)
 590 {
 591     set_float_exception_flags(0, &env->fp_status);
 592 }
 593
 594 float32 helper_fabss(float32 src)
 595 {
 596     return float32_abs(src);
 597 }
 598
 599 #ifdef TARGET_SPARC64
 600 void helper_fabsd(void)
 601 {
 602     DT0 = float64_abs(DT1);
 603 }
 604
 605 void helper_fabsq(void)
 606 {
 607     QT0 = float128_abs(QT1);
 608 }
 609 #endif
 610
 611 float32 helper_fsqrts(float32 src)
 612 {
 613     return float32_sqrt(src, &env->fp_status);
 614 }
 615
 616 void helper_fsqrtd(void)
 617 {
 618     DT0 = float64_sqrt(DT1, &env->fp_status);
 619 }
 620
 621 void helper_fsqrtq(void)
 622 {
 623     QT0 = float128_sqrt(QT1, &env->fp_status);
 624 }
 625
 626 #define GEN_FCMP(name, size, reg1, reg2, FS, TRAP)                      \
 627     void glue(helper_, name) (void)                                     \
 628     {                                                                   \
 629         target_ulong new_fsr;                                           \
 630                                                                         \
 631         env->fsr &= ~((FSR_FCC1 | FSR_FCC0) << FS);                     \
 632         switch (glue(size, _compare) (reg1, reg2, &env->fp_status)) {   \
 633         case float_relation_unordered:                                  \
 634             new_fsr = (FSR_FCC1 | FSR_FCC0) << FS;                      \
 635             if ((env->fsr & FSR_NVM) || TRAP) {                         \
 636                 env->fsr |= new_fsr;                                    \
 637                 env->fsr |= FSR_NVC;                                    \
 638                 env->fsr |= FSR_FTT_IEEE_EXCP;                          \
 639                 raise_exception(TT_FP_EXCP);                            \
 640             } else {                                                    \
 641                 env->fsr |= FSR_NVA;                                    \
 642             }                                                           \
 643             break;                                                      \
 644         case float_relation_less:                                       \
 645             new_fsr = FSR_FCC0 << FS;                                   \
 646             break;                                                      \
 647         case float_relation_greater:                                    \
 648             new_fsr = FSR_FCC1 << FS;                                   \
 649             break;                                                      \
 650         default:                                                        \
 651             new_fsr = 0;                                                \
 652             break;                                                      \
 653         }                                                               \
 654         env->fsr |= new_fsr;                                            \
 655     }
 656 #define GEN_FCMPS(name, size, FS, TRAP)                                 \
 657     void glue(helper_, name)(float32 src1, float32 src2)                \
 658     {                                                                   \
 659         target_ulong new_fsr;                                           \
 660                                                                         \
 661         env->fsr &= ~((FSR_FCC1 | FSR_FCC0) << FS);                     \
 662         switch (glue(size, _compare) (src1, src2, &env->fp_status)) {   \
 663         case float_relation_unordered:                                  \
 664             new_fsr = (FSR_FCC1 | FSR_FCC0) << FS;                      \
 665             if ((env->fsr & FSR_NVM) || TRAP) {                         \
 666                 env->fsr |= new_fsr;                                    \
 667                 env->fsr |= FSR_NVC;                                    \
 668                 env->fsr |= FSR_FTT_IEEE_EXCP;                          \
 669                 raise_exception(TT_FP_EXCP);                            \
 670             } else {                                                    \
 671                 env->fsr |= FSR_NVA;                                    \
 672             }                                                           \
 673             break;                                                      \
 674         case float_relation_less:                                       \
 675             new_fsr = FSR_FCC0 << FS;                                   \
 676             break;                                                      \
 677         case float_relation_greater:                                    \
 678             new_fsr = FSR_FCC1 << FS;                                   \
 679             break;                                                      \
 680         default:                                                        \
 681             new_fsr = 0;                                                \
 682             break;                                                      \
 683         }                                                               \
 684         env->fsr |= new_fsr;                                            \
 685     }
 686
 687 GEN_FCMPS(fcmps, float32, 0, 0);
 688 GEN_FCMP(fcmpd, float64, DT0, DT1, 0, 0);
 689
 690 GEN_FCMPS(fcmpes, float32, 0, 1);
 691 GEN_FCMP(fcmped, float64, DT0, DT1, 0, 1);
 692
 693 GEN_FCMP(fcmpq, float128, QT0, QT1, 0, 0);
 694 GEN_FCMP(fcmpeq, float128, QT0, QT1, 0, 1);
 695
 696 #ifdef TARGET_SPARC64
 697 GEN_FCMPS(fcmps_fcc1, float32, 22, 0);
 698 GEN_FCMP(fcmpd_fcc1, float64, DT0, DT1, 22, 0);
 699 GEN_FCMP(fcmpq_fcc1, float128, QT0, QT1, 22, 0);
 700
 701 GEN_FCMPS(fcmps_fcc2, float32, 24, 0);
 702 GEN_FCMP(fcmpd_fcc2, float64, DT0, DT1, 24, 0);
 703 GEN_FCMP(fcmpq_fcc2, float128, QT0, QT1, 24, 0);
 704
 705 GEN_FCMPS(fcmps_fcc3, float32, 26, 0);
 706 GEN_FCMP(fcmpd_fcc3, float64, DT0, DT1, 26, 0);
 707 GEN_FCMP(fcmpq_fcc3, float128, QT0, QT1, 26, 0);
 708
 709 GEN_FCMPS(fcmpes_fcc1, float32, 22, 1);
 710 GEN_FCMP(fcmped_fcc1, float64, DT0, DT1, 22, 1);
 711 GEN_FCMP(fcmpeq_fcc1, float128, QT0, QT1, 22, 1);
 712
 713 GEN_FCMPS(fcmpes_fcc2, float32, 24, 1);
 714 GEN_FCMP(fcmped_fcc2, float64, DT0, DT1, 24, 1);
 715 GEN_FCMP(fcmpeq_fcc2, float128, QT0, QT1, 24, 1);
 716
 717 GEN_FCMPS(fcmpes_fcc3, float32, 26, 1);
 718 GEN_FCMP(fcmped_fcc3, float64, DT0, DT1, 26, 1);
 719 GEN_FCMP(fcmpeq_fcc3, float128, QT0, QT1, 26, 1);
 720 #endif
 721 #undef GEN_FCMPS
 722
 723 #if !defined(TARGET_SPARC64) && !defined(CONFIG_USER_ONLY) && \
 724     defined(DEBUG_MXCC)
 725 static void dump_mxcc(CPUState *env)
 726 {
 727     printf("mxccdata: %016llx %016llx %016llx %016llx\n",
 728            env->mxccdata[0], env->mxccdata[1],
 729            env->mxccdata[2], env->mxccdata[3]);
 730     printf("mxccregs: %016llx %016llx %016llx %016llx\n"
 731            "          %016llx %016llx %016llx %016llx\n",
 732            env->mxccregs[0], env->mxccregs[1],
 733            env->mxccregs[2], env->mxccregs[3],
 734            env->mxccregs[4], env->mxccregs[5],
 735            env->mxccregs[6], env->mxccregs[7]);
 736 }
 737 #endif
 738
 739 #if (defined(TARGET_SPARC64) || !defined(CONFIG_USER_ONLY)) \
 740     && defined(DEBUG_ASI)
 741 static void dump_asi(const char *txt, target_ulong addr, int asi, int size,
 742                      uint64_t r1)
 743 {
 744     switch (size)
 745     {
 746     case 1:
 747         DPRINTF_ASI("%s "TARGET_FMT_lx " asi 0x%02x = %02" PRIx64 "\n", txt,
 748                     addr, asi, r1 & 0xff);
 749         break;
 750     case 2:
 751         DPRINTF_ASI("%s "TARGET_FMT_lx " asi 0x%02x = %04" PRIx64 "\n", txt,
 752                     addr, asi, r1 & 0xffff);
 753         break;
 754     case 4:
 755         DPRINTF_ASI("%s "TARGET_FMT_lx " asi 0x%02x = %08" PRIx64 "\n", txt,
 756                     addr, asi, r1 & 0xffffffff);
 757         break;
 758     case 8:
 759         DPRINTF_ASI("%s "TARGET_FMT_lx " asi 0x%02x = %016" PRIx64 "\n", txt,
 760                     addr, asi, r1);
 761         break;
 762     }
 763 }
 764 #endif
 765
 766 #ifndef TARGET_SPARC64
 767 #ifndef CONFIG_USER_ONLY
 768 uint64_t helper_ld_asi(target_ulong addr, int asi, int size, int sign)
 769 {
 770     uint64_t ret = 0;
 771 #if defined(DEBUG_MXCC) || defined(DEBUG_ASI)
 772     uint32_t last_addr = addr;
 773 #endif
 774
 775     helper_check_align(addr, size - 1);
 776     switch (asi) {
 777     case 2: /* SuperSparc MXCC registers */
 778         switch (addr) {
 779         case 0x01c00a00: /* MXCC control register */
 780             if (size == 8)
 781                 ret = env->mxccregs[3];
 782             else
 783                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", addr,
 784                              size);
 785             break;
 786         case 0x01c00a04: /* MXCC control register */
 787             if (size == 4)
 788                 ret = env->mxccregs[3];
 789             else
 790                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", addr,
 791                              size);
 792             break;
 793         case 0x01c00c00: /* Module reset register */
 794             if (size == 8) {
 795                 ret = env->mxccregs[5];
 796                 // should we do something here?
 797             } else
 798                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", addr,
 799                              size);
 800             break;
 801         case 0x01c00f00: /* MBus port address register */
 802             if (size == 8)
 803                 ret = env->mxccregs[7];
 804             else
 805                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", addr,
 806                              size);
 807             break;
 808         default:
 809             DPRINTF_MXCC("%08x: unimplemented address, size: %d\n", addr,
 810                          size);
 811             break;
 812         }
 813         DPRINTF_MXCC("asi = %d, size = %d, sign = %d, "
 814                      "addr = %08x -> ret = %08x,"
 815                      "addr = %08x\n", asi, size, sign, last_addr, ret, addr);
 816 #ifdef DEBUG_MXCC
 817         dump_mxcc(env);
 818 #endif
 819         break;
 820     case 3: /* MMU probe */
 821         {
 822             int mmulev;
 823
 824             mmulev = (addr >> 8) & 15;
 825             if (mmulev > 4)
 826                 ret = 0;
 827             else
 828                 ret = mmu_probe(env, addr, mmulev);
 829             DPRINTF_MMU("mmu_probe: 0x%08x (lev %d) -> 0x%08" PRIx64 "\n",
 830                         addr, mmulev, ret);
 831         }
 832         break;
 833     case 4: /* read MMU regs */
 834         {
 835             int reg = (addr >> 8) & 0x1f;
 836
 837             ret = env->mmuregs[reg];
 838             if (reg == 3) /* Fault status cleared on read */
 839                 env->mmuregs[3] = 0;
 840             else if (reg == 0x13) /* Fault status read */
 841                 ret = env->mmuregs[3];
 842             else if (reg == 0x14) /* Fault address read */
 843                 ret = env->mmuregs[4];
 844             DPRINTF_MMU("mmu_read: reg[%d] = 0x%08" PRIx64 "\n", reg, ret);
 845         }
 846         break;
 847     case 5: // Turbosparc ITLB Diagnostic
 848     case 6: // Turbosparc DTLB Diagnostic
 849     case 7: // Turbosparc IOTLB Diagnostic
 850         break;
 851     case 9: /* Supervisor code access */
 852         switch(size) {
 853         case 1:
 854             ret = ldub_code(addr);
 855             break;
 856         case 2:
 857             ret = lduw_code(addr);
 858             break;
 859         default:
 860         case 4:
 861             ret = ldl_code(addr);
 862             break;
 863         case 8:
 864             ret = ldq_code(addr);
 865             break;
 866         }
 867         break;
 868     case 0xa: /* User data access */
 869         switch(size) {
 870         case 1:
 871             ret = ldub_user(addr);
 872             break;
 873         case 2:
 874             ret = lduw_user(addr);
 875             break;
 876         default:
 877         case 4:
 878             ret = ldl_user(addr);
 879             break;
 880         case 8:
 881             ret = ldq_user(addr);
 882             break;
 883         }
 884         break;
 885     case 0xb: /* Supervisor data access */
 886         switch(size) {
 887         case 1:
 888             ret = ldub_kernel(addr);
 889             break;
 890         case 2:
 891             ret = lduw_kernel(addr);
 892             break;
 893         default:
 894         case 4:
 895             ret = ldl_kernel(addr);
 896             break;
 897         case 8:
 898             ret = ldq_kernel(addr);
 899             break;
 900         }
 901         break;
 902     case 0xc: /* I-cache tag */
 903     case 0xd: /* I-cache data */
 904     case 0xe: /* D-cache tag */
 905     case 0xf: /* D-cache data */
 906         break;
 907     case 0x20: /* MMU passthrough */
 908         switch(size) {
 909         case 1:
 910             ret = ldub_phys(addr);
 911             break;
 912         case 2:
 913             ret = lduw_phys(addr);
 914             break;
 915         default:
 916         case 4:
 917             ret = ldl_phys(addr);
 918             break;
 919         case 8:
 920             ret = ldq_phys(addr);
 921             break;
 922         }
 923         break;
 924     case 0x21 ... 0x2f: /* MMU passthrough, 0x100000000 to 0xfffffffff */
 925         switch(size) {
 926         case 1:
 927             ret = ldub_phys((target_phys_addr_t)addr
 928                             | ((target_phys_addr_t)(asi & 0xf) << 32));
 929             break;
 930         case 2:
 931             ret = lduw_phys((target_phys_addr_t)addr
 932                             | ((target_phys_addr_t)(asi & 0xf) << 32));
 933             break;
 934         default:
 935         case 4:
 936             ret = ldl_phys((target_phys_addr_t)addr
 937                            | ((target_phys_addr_t)(asi & 0xf) << 32));
 938             break;
 939         case 8:
 940             ret = ldq_phys((target_phys_addr_t)addr
 941                            | ((target_phys_addr_t)(asi & 0xf) << 32));
 942             break;
 943         }
 944         break;
 945     case 0x30: // Turbosparc secondary cache diagnostic
 946     case 0x31: // Turbosparc RAM snoop
 947     case 0x32: // Turbosparc page table descriptor diagnostic
 948     case 0x39: /* data cache diagnostic register */
 949         ret = 0;
 950         break;
 951     case 8: /* User code access, XXX */
 952     default:
 953         do_unassigned_access(addr, 0, 0, asi);
 954         ret = 0;
 955         break;
 956     }
 957     if (sign) {
 958         switch(size) {
 959         case 1:
 960             ret = (int8_t) ret;
 961             break;
 962         case 2:
 963             ret = (int16_t) ret;
 964             break;
 965         case 4:
 966             ret = (int32_t) ret;
 967             break;
 968         default:
 969             break;
 970         }
 971     }
 972 #ifdef DEBUG_ASI
 973     dump_asi("read ", last_addr, asi, size, ret);
 974 #endif
 975     return ret;
 976 }
 977
 978 void helper_st_asi(target_ulong addr, uint64_t val, int asi, int size)
 979 {
 980     helper_check_align(addr, size - 1);
 981     switch(asi) {
 982     case 2: /* SuperSparc MXCC registers */
 983         switch (addr) {
 984         case 0x01c00000: /* MXCC stream data register 0 */
 985             if (size == 8)
 986                 env->mxccdata[0] = val;
 987             else
 988                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", addr,
 989                              size);
 990             break;
 991         case 0x01c00008: /* MXCC stream data register 1 */
 992             if (size == 8)
 993                 env->mxccdata[1] = val;
 994             else
 995                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", addr,
 996                              size);
 997             break;
 998         case 0x01c00010: /* MXCC stream data register 2 */
 999             if (size == 8)
1000                 env->mxccdata[2] = val;
1001             else
1002                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", addr,
1003                              size);
1004             break;
1005         case 0x01c00018: /* MXCC stream data register 3 */
1006             if (size == 8)
1007                 env->mxccdata[3] = val;
1008             else
1009                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", addr,
1010                              size);
1011             break;
1012         case 0x01c00100: /* MXCC stream source */
1013             if (size == 8)
1014                 env->mxccregs[0] = val;
1015             else
1016                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", addr,
1017                              size);
1018             env->mxccdata[0] = ldq_phys((env->mxccregs[0] & 0xffffffffULL) +
1019                                         0);
1020             env->mxccdata[1] = ldq_phys((env->mxccregs[0] & 0xffffffffULL) +
1021                                         8);
1022             env->mxccdata[2] = ldq_phys((env->mxccregs[0] & 0xffffffffULL) +
1023                                         16);
1024             env->mxccdata[3] = ldq_phys((env->mxccregs[0] & 0xffffffffULL) +
1025                                         24);
1026             break;
1027         case 0x01c00200: /* MXCC stream destination */
1028             if (size == 8)
1029                 env->mxccregs[1] = val;
1030             else
1031                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", addr,
1032                              size);
1033             stq_phys((env->mxccregs[1] & 0xffffffffULL) +  0,
1034                      env->mxccdata[0]);
1035             stq_phys((env->mxccregs[1] & 0xffffffffULL) +  8,
1036                      env->mxccdata[1]);
1037             stq_phys((env->mxccregs[1] & 0xffffffffULL) + 16,
1038                      env->mxccdata[2]);
1039             stq_phys((env->mxccregs[1] & 0xffffffffULL) + 24,
1040                      env->mxccdata[3]);
1041             break;
1042         case 0x01c00a00: /* MXCC control register */
1043             if (size == 8)
1044                 env->mxccregs[3] = val;
1045             else
1046                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", addr,
1047                              size);
1048             break;
1049         case 0x01c00a04: /* MXCC control register */
1050             if (size == 4)
1051                 env->mxccregs[3] = (env->mxccregs[3] & 0xffffffff00000000ULL)
1052                     | val;
1053             else
1054                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", addr,
1055                              size);
1056             break;
1057         case 0x01c00e00: /* MXCC error register  */
1058             // writing a 1 bit clears the error
1059             if (size == 8)
1060                 env->mxccregs[6] &= ~val;
1061             else
1062                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", addr,
1063                              size);
1064             break;
1065         case 0x01c00f00: /* MBus port address register */
1066             if (size == 8)
1067                 env->mxccregs[7] = val;
1068             else
1069                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", addr,
1070                              size);
1071             break;
1072         default:
1073             DPRINTF_MXCC("%08x: unimplemented address, size: %d\n", addr,
1074                          size);
1075             break;
1076         }
1077         DPRINTF_MXCC("asi = %d, size = %d, addr = %08x, val = %08x\n", asi,
1078                      size, addr, val);
1079 #ifdef DEBUG_MXCC
1080         dump_mxcc(env);
1081 #endif
1082         break;
1083     case 3: /* MMU flush */
1084         {
1085             int mmulev;
1086
1087             mmulev = (addr >> 8) & 15;
1088             DPRINTF_MMU("mmu flush level %d\n", mmulev);
1089             switch (mmulev) {
1090             case 0: // flush page
1091                 tlb_flush_page(env, addr & 0xfffff000);
1092                 break;
1093             case 1: // flush segment (256k)
1094             case 2: // flush region (16M)
1095             case 3: // flush context (4G)
1096             case 4: // flush entire
1097                 tlb_flush(env, 1);
1098                 break;
1099             default:
1100                 break;
1101             }
1102 #ifdef DEBUG_MMU
1103             dump_mmu(env);
1104 #endif
1105         }
1106         break;
1107     case 4: /* write MMU regs */
1108         {
1109             int reg = (addr >> 8) & 0x1f;
1110             uint32_t oldreg;
1111
1112             oldreg = env->mmuregs[reg];
1113             switch(reg) {
1114             case 0: // Control Register
1115                 env->mmuregs[reg] = (env->mmuregs[reg] & 0xff000000) |
1116                                     (val & 0x00ffffff);
1117                 // Mappings generated during no-fault mode or MMU
1118                 // disabled mode are invalid in normal mode
1119                 if ((oldreg & (MMU_E | MMU_NF | env->def->mmu_bm)) !=
1120                     (env->mmuregs[reg] & (MMU_E | MMU_NF | env->def->mmu_bm)))
1121                     tlb_flush(env, 1);
1122                 break;
1123             case 1: // Context Table Pointer Register
1124                 env->mmuregs[reg] = val & env->def->mmu_ctpr_mask;
1125                 break;
1126             case 2: // Context Register
1127                 env->mmuregs[reg] = val & env->def->mmu_cxr_mask;
1128                 if (oldreg != env->mmuregs[reg]) {
1129                     /* we flush when the MMU context changes because
1130                        QEMU has no MMU context support */
1131                     tlb_flush(env, 1);
1132                 }
1133                 break;
1134             case 3: // Synchronous Fault Status Register with Clear
1135             case 4: // Synchronous Fault Address Register
1136                 break;
1137             case 0x10: // TLB Replacement Control Register
1138                 env->mmuregs[reg] = val & env->def->mmu_trcr_mask;
1139                 break;
1140             case 0x13: // Synchronous Fault Status Register with Read and Clear
1141                 env->mmuregs[3] = val & env->def->mmu_sfsr_mask;
1142                 break;
1143             case 0x14: // Synchronous Fault Address Register
1144                 env->mmuregs[4] = val;
1145                 break;
1146             default:
1147                 env->mmuregs[reg] = val;
1148                 break;
1149             }
1150             if (oldreg != env->mmuregs[reg]) {
1151                 DPRINTF_MMU("mmu change reg[%d]: 0x%08x -> 0x%08x\n",
1152                             reg, oldreg, env->mmuregs[reg]);
1153             }
1154 #ifdef DEBUG_MMU
1155             dump_mmu(env);
1156 #endif
1157         }
1158         break;
1159     case 5: // Turbosparc ITLB Diagnostic
1160     case 6: // Turbosparc DTLB Diagnostic
1161     case 7: // Turbosparc IOTLB Diagnostic
1162         break;
1163     case 0xa: /* User data access */
1164         switch(size) {
1165         case 1:
1166             stb_user(addr, val);
1167             break;
1168         case 2:
1169             stw_user(addr, val);
1170             break;
1171         default:
1172         case 4:
1173             stl_user(addr, val);
1174             break;
1175         case 8:
1176             stq_user(addr, val);
1177             break;
1178         }
1179         break;
1180     case 0xb: /* Supervisor data access */
1181         switch(size) {
1182         case 1:
1183             stb_kernel(addr, val);
1184             break;
1185         case 2:
1186             stw_kernel(addr, val);
1187             break;
1188         default:
1189         case 4:
1190             stl_kernel(addr, val);
1191             break;
1192         case 8:
1193             stq_kernel(addr, val);
1194             break;
1195         }
1196         break;
1197     case 0xc: /* I-cache tag */
1198     case 0xd: /* I-cache data */
1199     case 0xe: /* D-cache tag */
1200     case 0xf: /* D-cache data */
1201     case 0x10: /* I/D-cache flush page */
1202     case 0x11: /* I/D-cache flush segment */
1203     case 0x12: /* I/D-cache flush region */
1204     case 0x13: /* I/D-cache flush context */
1205     case 0x14: /* I/D-cache flush user */
1206         break;
1207     case 0x17: /* Block copy, sta access */
1208         {
1209             // val = src
1210             // addr = dst
1211             // copy 32 bytes
1212             unsigned int i;
1213             uint32_t src = val & ~3, dst = addr & ~3, temp;
1214
1215             for (i = 0; i < 32; i += 4, src += 4, dst += 4) {
1216                 temp = ldl_kernel(src);
1217                 stl_kernel(dst, temp);
1218             }
1219         }
1220         break;
1221     case 0x1f: /* Block fill, stda access */
1222         {
1223             // addr = dst
1224             // fill 32 bytes with val
1225             unsigned int i;
1226             uint32_t dst = addr & 7;
1227
1228             for (i = 0; i < 32; i += 8, dst += 8)
1229                 stq_kernel(dst, val);
1230         }
1231         break;
1232     case 0x20: /* MMU passthrough */
1233         {
1234             switch(size) {
1235             case 1:
1236                 stb_phys(addr, val);
1237                 break;
1238             case 2:
1239                 stw_phys(addr, val);
1240                 break;
1241             case 4:
1242             default:
1243                 stl_phys(addr, val);
1244                 break;
1245             case 8:
1246                 stq_phys(addr, val);
1247                 break;
1248             }
1249         }
1250         break;
1251     case 0x21 ... 0x2f: /* MMU passthrough, 0x100000000 to 0xfffffffff */
1252         {
1253             switch(size) {
1254             case 1:
1255                 stb_phys((target_phys_addr_t)addr
1256                          | ((target_phys_addr_t)(asi & 0xf) << 32), val);
1257                 break;
1258             case 2:
1259                 stw_phys((target_phys_addr_t)addr
1260                          | ((target_phys_addr_t)(asi & 0xf) << 32), val);
1261                 break;
1262             case 4:
1263             default:
1264                 stl_phys((target_phys_addr_t)addr
1265                          | ((target_phys_addr_t)(asi & 0xf) << 32), val);
1266                 break;
1267             case 8:
1268                 stq_phys((target_phys_addr_t)addr
1269                          | ((target_phys_addr_t)(asi & 0xf) << 32), val);
1270                 break;
1271             }
1272         }
1273         break;
1274     case 0x30: // store buffer tags or Turbosparc secondary cache diagnostic
1275     case 0x31: // store buffer data, Ross RT620 I-cache flush or
1276                // Turbosparc snoop RAM
1277     case 0x32: // store buffer control or Turbosparc page table
1278                // descriptor diagnostic
1279     case 0x36: /* I-cache flash clear */
1280     case 0x37: /* D-cache flash clear */
1281     case 0x38: /* breakpoint diagnostics */
1282     case 0x4c: /* breakpoint action */
1283         break;
1284     case 8: /* User code access, XXX */
1285     case 9: /* Supervisor code access, XXX */
1286     default:
1287         do_unassigned_access(addr, 1, 0, asi);
1288         break;
1289     }
1290 #ifdef DEBUG_ASI
1291     dump_asi("write", addr, asi, size, val);
1292 #endif
1293 }
1294
1295 #endif /* CONFIG_USER_ONLY */
1296 #else /* TARGET_SPARC64 */
1297
1298 #ifdef CONFIG_USER_ONLY
1299 uint64_t helper_ld_asi(target_ulong addr, int asi, int size, int sign)
1300 {
1301     uint64_t ret = 0;
1302 #if defined(DEBUG_ASI)
1303     target_ulong last_addr = addr;
1304 #endif
1305
1306     if (asi < 0x80)
1307         raise_exception(TT_PRIV_ACT);
1308
1309     helper_check_align(addr, size - 1);
1310     address_mask(env, &addr);
1311
1312     switch (asi) {
1313     case 0x82: // Primary no-fault
1314     case 0x8a: // Primary no-fault LE
1315         if (page_check_range(addr, size, PAGE_READ) == -1) {
1316 #ifdef DEBUG_ASI
1317             dump_asi("read ", last_addr, asi, size, ret);
1318 #endif
1319             return 0;
1320         }
1321         // Fall through
1322     case 0x80: // Primary
1323     case 0x88: // Primary LE
1324         {
1325             switch(size) {
1326             case 1:
1327                 ret = ldub_raw(addr);
1328                 break;
1329             case 2:
1330                 ret = lduw_raw(addr);
1331                 break;
1332             case 4:
1333                 ret = ldl_raw(addr);
1334                 break;
1335             default:
1336             case 8:
1337                 ret = ldq_raw(addr);
1338                 break;
1339             }
1340         }
1341         break;
1342     case 0x83: // Secondary no-fault
1343     case 0x8b: // Secondary no-fault LE
1344         if (page_check_range(addr, size, PAGE_READ) == -1) {
1345 #ifdef DEBUG_ASI
1346             dump_asi("read ", last_addr, asi, size, ret);
1347 #endif
1348             return 0;
1349         }
1350         // Fall through
1351     case 0x81: // Secondary
1352     case 0x89: // Secondary LE
1353         // XXX
1354         break;
1355     default:
1356         break;
1357     }
1358
1359     /* Convert from little endian */
1360     switch (asi) {
1361     case 0x88: // Primary LE
1362     case 0x89: // Secondary LE
1363     case 0x8a: // Primary no-fault LE
1364     case 0x8b: // Secondary no-fault LE
1365         switch(size) {
1366         case 2:
1367             ret = bswap16(ret);
1368             break;
1369         case 4:
1370             ret = bswap32(ret);
1371             break;
1372         case 8:
1373             ret = bswap64(ret);
1374             break;
1375         default:
1376             break;
1377         }
1378     default:
1379         break;
1380     }
1381
1382     /* Convert to signed number */
1383     if (sign) {
1384         switch(size) {
1385         case 1:
1386             ret = (int8_t) ret;
1387             break;
1388         case 2:
1389             ret = (int16_t) ret;
1390             break;
1391         case 4:
1392             ret = (int32_t) ret;
1393             break;
1394         default:
1395             break;
1396         }
1397     }
1398 #ifdef DEBUG_ASI
1399     dump_asi("read ", last_addr, asi, size, ret);
1400 #endif
1401     return ret;
1402 }
1403
1404 void helper_st_asi(target_ulong addr, target_ulong val, int asi, int size)
1405 {
1406 #ifdef DEBUG_ASI
1407     dump_asi("write", addr, asi, size, val);
1408 #endif
1409     if (asi < 0x80)
1410         raise_exception(TT_PRIV_ACT);
1411
1412     helper_check_align(addr, size - 1);
1413     address_mask(env, &addr);
1414
1415     /* Convert to little endian */
1416     switch (asi) {
1417     case 0x88: // Primary LE
1418     case 0x89: // Secondary LE
1419         switch(size) {
1420         case 2:
1421             addr = bswap16(addr);
1422             break;
1423         case 4:
1424             addr = bswap32(addr);
1425             break;
1426         case 8:
1427             addr = bswap64(addr);
1428             break;
1429         default:
1430             break;
1431         }
1432     default:
1433         break;
1434     }
1435
1436     switch(asi) {
1437     case 0x80: // Primary
1438     case 0x88: // Primary LE
1439         {
1440             switch(size) {
1441             case 1:
1442                 stb_raw(addr, val);
1443                 break;
1444             case 2:
1445                 stw_raw(addr, val);
1446                 break;
1447             case 4:
1448                 stl_raw(addr, val);
1449                 break;
1450             case 8:
1451             default:
1452                 stq_raw(addr, val);
1453                 break;
1454             }
1455         }
1456         break;
1457     case 0x81: // Secondary
1458     case 0x89: // Secondary LE
1459         // XXX
1460         return;
1461
1462     case 0x82: // Primary no-fault, RO
1463     case 0x83: // Secondary no-fault, RO
1464     case 0x8a: // Primary no-fault LE, RO
1465     case 0x8b: // Secondary no-fault LE, RO
1466     default:
1467         do_unassigned_access(addr, 1, 0, 1);
1468         return;
1469     }
1470 }
1471
1472 #else /* CONFIG_USER_ONLY */
1473
1474 uint64_t helper_ld_asi(target_ulong addr, int asi, int size, int sign)
1475 {
1476     uint64_t ret = 0;
1477 #if defined(DEBUG_ASI)
1478     target_ulong last_addr = addr;
1479 #endif
1480
1481     if ((asi < 0x80 && (env->pstate & PS_PRIV) == 0)
1482         || ((env->def->features & CPU_FEATURE_HYPV)
1483             && asi >= 0x30 && asi < 0x80
1484             && !(env->hpstate & HS_PRIV)))
1485         raise_exception(TT_PRIV_ACT);
1486
1487     helper_check_align(addr, size - 1);
1488     switch (asi) {
1489     case 0x82: // Primary no-fault
1490     case 0x8a: // Primary no-fault LE
1491         if (cpu_get_phys_page_debug(env, addr) == -1ULL) {
1492 #ifdef DEBUG_ASI
1493             dump_asi("read ", last_addr, asi, size, ret);
1494 #endif
1495             return 0;
1496         }
1497         // Fall through
1498     case 0x10: // As if user primary
1499     case 0x18: // As if user primary LE
1500     case 0x80: // Primary
1501     case 0x88: // Primary LE
1502     case 0xe2: // UA2007 Primary block init
1503     case 0xe3: // UA2007 Secondary block init
1504         if ((asi & 0x80) && (env->pstate & PS_PRIV)) {
1505             if ((env->def->features & CPU_FEATURE_HYPV)
1506                 && env->hpstate & HS_PRIV) {
1507                 switch(size) {
1508                 case 1:
1509                     ret = ldub_hypv(addr);
1510                     break;
1511                 case 2:
1512                     ret = lduw_hypv(addr);
1513                     break;
1514                 case 4:
1515                     ret = ldl_hypv(addr);
1516                     break;
1517                 default:
1518                 case 8:
1519                     ret = ldq_hypv(addr);
1520                     break;
1521                 }
1522             } else {
1523                 switch(size) {
1524                 case 1:
1525                     ret = ldub_kernel(addr);
1526                     break;
1527                 case 2:
1528                     ret = lduw_kernel(addr);
1529                     break;
1530                 case 4:
1531                     ret = ldl_kernel(addr);
1532                     break;
1533                 default:
1534                 case 8:
1535                     ret = ldq_kernel(addr);
1536                     break;
1537                 }
1538             }
1539         } else {
1540             switch(size) {
1541             case 1:
1542                 ret = ldub_user(addr);
1543                 break;
1544             case 2:
1545                 ret = lduw_user(addr);
1546                 break;
1547             case 4:
1548                 ret = ldl_user(addr);
1549                 break;
1550             default:
1551             case 8:
1552                 ret = ldq_user(addr);
1553                 break;
1554             }
1555         }
1556         break;
1557     case 0x14: // Bypass
1558     case 0x15: // Bypass, non-cacheable
1559     case 0x1c: // Bypass LE
1560     case 0x1d: // Bypass, non-cacheable LE
1561         {
1562             switch(size) {
1563             case 1:
1564                 ret = ldub_phys(addr);
1565                 break;
1566             case 2:
1567                 ret = lduw_phys(addr);
1568                 break;
1569             case 4:
1570                 ret = ldl_phys(addr);
1571                 break;
1572             default:
1573             case 8:
1574                 ret = ldq_phys(addr);
1575                 break;
1576             }
1577             break;
1578         }
1579     case 0x24: // Nucleus quad LDD 128 bit atomic
1580     case 0x2c: // Nucleus quad LDD 128 bit atomic LE
1581         //  Only ldda allowed
1582         raise_exception(TT_ILL_INSN);
1583         return 0;
1584     case 0x83: // Secondary no-fault
1585     case 0x8b: // Secondary no-fault LE
1586         if (cpu_get_phys_page_debug(env, addr) == -1ULL) {
1587 #ifdef DEBUG_ASI
1588             dump_asi("read ", last_addr, asi, size, ret);
1589 #endif
1590             return 0;
1591         }
1592         // Fall through
1593     case 0x04: // Nucleus
1594     case 0x0c: // Nucleus Little Endian (LE)
1595     case 0x11: // As if user secondary
1596     case 0x19: // As if user secondary LE
1597     case 0x4a: // UPA config
1598     case 0x81: // Secondary
1599     case 0x89: // Secondary LE
1600         // XXX
1601         break;
1602     case 0x45: // LSU
1603         ret = env->lsu;
1604         break;
1605     case 0x50: // I-MMU regs
1606         {
1607             int reg = (addr >> 3) & 0xf;
1608
1609             ret = env->immuregs[reg];
1610             break;
1611         }
1612     case 0x51: // I-MMU 8k TSB pointer
1613     case 0x52: // I-MMU 64k TSB pointer
1614         // XXX
1615         break;
1616     case 0x55: // I-MMU data access
1617         {
1618             int reg = (addr >> 3) & 0x3f;
1619
1620             ret = env->itlb_tte[reg];
1621             break;
1622         }
1623     case 0x56: // I-MMU tag read
1624         {
1625             int reg = (addr >> 3) & 0x3f;
1626
1627             ret = env->itlb_tag[reg];
1628             break;
1629         }
1630     case 0x58: // D-MMU regs
1631         {
1632             int reg = (addr >> 3) & 0xf;
1633
1634             ret = env->dmmuregs[reg];
1635             break;
1636         }
1637     case 0x5d: // D-MMU data access
1638         {
1639             int reg = (addr >> 3) & 0x3f;
1640
1641             ret = env->dtlb_tte[reg];
1642             break;
1643         }
1644     case 0x5e: // D-MMU tag read
1645         {
1646             int reg = (addr >> 3) & 0x3f;
1647
1648             ret = env->dtlb_tag[reg];
1649             break;
1650         }
1651     case 0x46: // D-cache data
1652     case 0x47: // D-cache tag access
1653     case 0x4b: // E-cache error enable
1654     case 0x4c: // E-cache asynchronous fault status
1655     case 0x4d: // E-cache asynchronous fault address
1656     case 0x4e: // E-cache tag data
1657     case 0x66: // I-cache instruction access
1658     case 0x67: // I-cache tag access
1659     case 0x6e: // I-cache predecode
1660     case 0x6f: // I-cache LRU etc.
1661     case 0x76: // E-cache tag
1662     case 0x7e: // E-cache tag
1663         break;
1664     case 0x59: // D-MMU 8k TSB pointer
1665     case 0x5a: // D-MMU 64k TSB pointer
1666     case 0x5b: // D-MMU data pointer
1667     case 0x48: // Interrupt dispatch, RO
1668     case 0x49: // Interrupt data receive
1669     case 0x7f: // Incoming interrupt vector, RO
1670         // XXX
1671         break;
1672     case 0x54: // I-MMU data in, WO
1673     case 0x57: // I-MMU demap, WO
1674     case 0x5c: // D-MMU data in, WO
1675     case 0x5f: // D-MMU demap, WO
1676     case 0x77: // Interrupt vector, WO
1677     default:
1678         do_unassigned_access(addr, 0, 0, 1);
1679         ret = 0;
1680         break;
1681     }
1682
1683     /* Convert from little endian */
1684     switch (asi) {
1685     case 0x0c: // Nucleus Little Endian (LE)
1686     case 0x18: // As if user primary LE
1687     case 0x19: // As if user secondary LE
1688     case 0x1c: // Bypass LE
1689     case 0x1d: // Bypass, non-cacheable LE
1690     case 0x88: // Primary LE
1691     case 0x89: // Secondary LE
1692     case 0x8a: // Primary no-fault LE
1693     case 0x8b: // Secondary no-fault LE
1694         switch(size) {
1695         case 2:
1696             ret = bswap16(ret);
1697             break;
1698         case 4:
1699             ret = bswap32(ret);
1700             break;
1701         case 8:
1702             ret = bswap64(ret);
1703             break;
1704         default:
1705             break;
1706         }
1707     default:
1708         break;
1709     }
1710
1711     /* Convert to signed number */
1712     if (sign) {
1713         switch(size) {
1714         case 1:
1715             ret = (int8_t) ret;
1716             break;
1717         case 2:
1718             ret = (int16_t) ret;
1719             break;
1720         case 4:
1721             ret = (int32_t) ret;
1722             break;
1723         default:
1724             break;
1725         }
1726     }
1727 #ifdef DEBUG_ASI
1728     dump_asi("read ", last_addr, asi, size, ret);
1729 #endif
1730     return ret;
1731 }
1732
1733 void helper_st_asi(target_ulong addr, target_ulong val, int asi, int size)
1734 {
1735 #ifdef DEBUG_ASI
1736     dump_asi("write", addr, asi, size, val);
1737 #endif
1738     if ((asi < 0x80 && (env->pstate & PS_PRIV) == 0)
1739         || ((env->def->features & CPU_FEATURE_HYPV)
1740             && asi >= 0x30 && asi < 0x80
1741             && !(env->hpstate & HS_PRIV)))
1742         raise_exception(TT_PRIV_ACT);
1743
1744     helper_check_align(addr, size - 1);
1745     /* Convert to little endian */
1746     switch (asi) {
1747     case 0x0c: // Nucleus Little Endian (LE)
1748     case 0x18: // As if user primary LE
1749     case 0x19: // As if user secondary LE
1750     case 0x1c: // Bypass LE
1751     case 0x1d: // Bypass, non-cacheable LE
1752     case 0x88: // Primary LE
1753     case 0x89: // Secondary LE
1754         switch(size) {
1755         case 2:
1756             addr = bswap16(addr);
1757             break;
1758         case 4:
1759             addr = bswap32(addr);
1760             break;
1761         case 8:
1762             addr = bswap64(addr);
1763             break;
1764         default:
1765             break;
1766         }
1767     default:
1768         break;
1769     }
1770
1771     switch(asi) {
1772     case 0x10: // As if user primary
1773     case 0x18: // As if user primary LE
1774     case 0x80: // Primary
1775     case 0x88: // Primary LE
1776     case 0xe2: // UA2007 Primary block init
1777     case 0xe3: // UA2007 Secondary block init
1778         if ((asi & 0x80) && (env->pstate & PS_PRIV)) {
1779             if ((env->def->features & CPU_FEATURE_HYPV)
1780                 && env->hpstate & HS_PRIV) {
1781                 switch(size) {
1782                 case 1:
1783                     stb_hypv(addr, val);
1784                     break;
1785                 case 2:
1786                     stw_hypv(addr, val);
1787                     break;
1788                 case 4:
1789                     stl_hypv(addr, val);
1790                     break;
1791                 case 8:
1792                 default:
1793                     stq_hypv(addr, val);
1794                     break;
1795                 }
1796             } else {
1797                 switch(size) {
1798                 case 1:
1799                     stb_kernel(addr, val);
1800                     break;
1801                 case 2:
1802                     stw_kernel(addr, val);
1803                     break;
1804                 case 4:
1805                     stl_kernel(addr, val);
1806                     break;
1807                 case 8:
1808                 default:
1809                     stq_kernel(addr, val);
1810                     break;
1811                 }
1812             }
1813         } else {
1814             switch(size) {
1815             case 1:
1816                 stb_user(addr, val);
1817                 break;
1818             case 2:
1819                 stw_user(addr, val);
1820                 break;
1821             case 4:
1822                 stl_user(addr, val);
1823                 break;
1824             case 8:
1825             default:
1826                 stq_user(addr, val);
1827                 break;
1828             }
1829         }
1830         break;
1831     case 0x14: // Bypass
1832     case 0x15: // Bypass, non-cacheable
1833     case 0x1c: // Bypass LE
1834     case 0x1d: // Bypass, non-cacheable LE
1835         {
1836             switch(size) {
1837             case 1:
1838                 stb_phys(addr, val);
1839                 break;
1840             case 2:
1841                 stw_phys(addr, val);
1842                 break;
1843             case 4:
1844                 stl_phys(addr, val);
1845                 break;
1846             case 8:
1847             default:
1848                 stq_phys(addr, val);
1849                 break;
1850             }
1851         }
1852         return;
1853     case 0x24: // Nucleus quad LDD 128 bit atomic
1854     case 0x2c: // Nucleus quad LDD 128 bit atomic LE
1855         //  Only ldda allowed
1856         raise_exception(TT_ILL_INSN);
1857         return;
1858     case 0x04: // Nucleus
1859     case 0x0c: // Nucleus Little Endian (LE)
1860     case 0x11: // As if user secondary
1861     case 0x19: // As if user secondary LE
1862     case 0x4a: // UPA config
1863     case 0x81: // Secondary
1864     case 0x89: // Secondary LE
1865         // XXX
1866         return;
1867     case 0x45: // LSU
1868         {
1869             uint64_t oldreg;
1870
1871             oldreg = env->lsu;
1872             env->lsu = val & (DMMU_E | IMMU_E);
1873             // Mappings generated during D/I MMU disabled mode are
1874             // invalid in normal mode
1875             if (oldreg != env->lsu) {
1876                 DPRINTF_MMU("LSU change: 0x%" PRIx64 " -> 0x%" PRIx64 "\n",
1877                             oldreg, env->lsu);
1878 #ifdef DEBUG_MMU
1879                 dump_mmu(env);
1880 #endif
1881                 tlb_flush(env, 1);
1882             }
1883             return;
1884         }
1885     case 0x50: // I-MMU regs
1886         {
1887             int reg = (addr >> 3) & 0xf;
1888             uint64_t oldreg;
1889
1890             oldreg = env->immuregs[reg];
1891             switch(reg) {
1892             case 0: // RO
1893             case 4:
1894                 return;
1895             case 1: // Not in I-MMU
1896             case 2:
1897             case 7:
1898             case 8:
1899                 return;
1900             case 3: // SFSR
1901                 if ((val & 1) == 0)
1902                     val = 0; // Clear SFSR
1903                 break;
1904             case 5: // TSB access
1905             case 6: // Tag access
1906             default:
1907                 break;
1908             }
1909             env->immuregs[reg] = val;
1910             if (oldreg != env->immuregs[reg]) {
1911                 DPRINTF_MMU("mmu change reg[%d]: 0x%08" PRIx64 " -> 0x%08"
1912                             PRIx64 "\n", reg, oldreg, env->immuregs[reg]);
1913             }
1914 #ifdef DEBUG_MMU
1915             dump_mmu(env);
1916 #endif
1917             return;
1918         }
1919     case 0x54: // I-MMU data in
1920         {
1921             unsigned int i;
1922
1923             // Try finding an invalid entry
1924             for (i = 0; i < 64; i++) {
1925                 if ((env->itlb_tte[i] & 0x8000000000000000ULL) == 0) {
1926                     env->itlb_tag[i] = env->immuregs[6];
1927                     env->itlb_tte[i] = val;
1928                     return;
1929                 }
1930             }
1931             // Try finding an unlocked entry
1932             for (i = 0; i < 64; i++) {
1933                 if ((env->itlb_tte[i] & 0x40) == 0) {
1934                     env->itlb_tag[i] = env->immuregs[6];
1935                     env->itlb_tte[i] = val;
1936                     return;
1937                 }
1938             }
1939             // error state?
1940             return;
1941         }
1942     case 0x55: // I-MMU data access
1943         {
1944             unsigned int i = (addr >> 3) & 0x3f;
1945
1946             env->itlb_tag[i] = env->immuregs[6];
1947             env->itlb_tte[i] = val;
1948             return;
1949         }
1950     case 0x57: // I-MMU demap
1951         // XXX
1952         return;
1953     case 0x58: // D-MMU regs
1954         {
1955             int reg = (addr >> 3) & 0xf;
1956             uint64_t oldreg;
1957
1958             oldreg = env->dmmuregs[reg];
1959             switch(reg) {
1960             case 0: // RO
1961             case 4:
1962                 return;
1963             case 3: // SFSR
1964                 if ((val & 1) == 0) {
1965                     val = 0; // Clear SFSR, Fault address
1966                     env->dmmuregs[4] = 0;
1967                 }
1968                 env->dmmuregs[reg] = val;
1969                 break;
1970             case 1: // Primary context
1971             case 2: // Secondary context
1972             case 5: // TSB access
1973             case 6: // Tag access
1974             case 7: // Virtual Watchpoint
1975             case 8: // Physical Watchpoint
1976             default:
1977                 break;
1978             }
1979             env->dmmuregs[reg] = val;
1980             if (oldreg != env->dmmuregs[reg]) {
1981                 DPRINTF_MMU("mmu change reg[%d]: 0x%08" PRIx64 " -> 0x%08"
1982                             PRIx64 "\n", reg, oldreg, env->dmmuregs[reg]);
1983             }
1984 #ifdef DEBUG_MMU
1985             dump_mmu(env);
1986 #endif
1987             return;
1988         }
1989     case 0x5c: // D-MMU data in
1990         {
1991             unsigned int i;
1992
1993             // Try finding an invalid entry
1994             for (i = 0; i < 64; i++) {
1995                 if ((env->dtlb_tte[i] & 0x8000000000000000ULL) == 0) {
1996                     env->dtlb_tag[i] = env->dmmuregs[6];
1997                     env->dtlb_tte[i] = val;
1998                     return;
1999                 }
2000             }
2001             // Try finding an unlocked entry
2002             for (i = 0; i < 64; i++) {
2003                 if ((env->dtlb_tte[i] & 0x40) == 0) {
2004                     env->dtlb_tag[i] = env->dmmuregs[6];
2005                     env->dtlb_tte[i] = val;
2006                     return;
2007                 }
2008             }
2009             // error state?
2010             return;
2011         }
2012     case 0x5d: // D-MMU data access
2013         {
2014             unsigned int i = (addr >> 3) & 0x3f;
2015
2016             env->dtlb_tag[i] = env->dmmuregs[6];
2017             env->dtlb_tte[i] = val;
2018             return;
2019         }
2020     case 0x5f: // D-MMU demap
2021     case 0x49: // Interrupt data receive
2022         // XXX
2023         return;
2024     case 0x46: // D-cache data
2025     case 0x47: // D-cache tag access
2026     case 0x4b: // E-cache error enable
2027     case 0x4c: // E-cache asynchronous fault status
2028     case 0x4d: // E-cache asynchronous fault address
2029     case 0x4e: // E-cache tag data
2030     case 0x66: // I-cache instruction access
2031     case 0x67: // I-cache tag access
2032     case 0x6e: // I-cache predecode
2033     case 0x6f: // I-cache LRU etc.
2034     case 0x76: // E-cache tag
2035     case 0x7e: // E-cache tag
2036         return;
2037     case 0x51: // I-MMU 8k TSB pointer, RO
2038     case 0x52: // I-MMU 64k TSB pointer, RO
2039     case 0x56: // I-MMU tag read, RO
2040     case 0x59: // D-MMU 8k TSB pointer, RO
2041     case 0x5a: // D-MMU 64k TSB pointer, RO
2042     case 0x5b: // D-MMU data pointer, RO
2043     case 0x5e: // D-MMU tag read, RO
2044     case 0x48: // Interrupt dispatch, RO
2045     case 0x7f: // Incoming interrupt vector, RO
2046     case 0x82: // Primary no-fault, RO
2047     case 0x83: // Secondary no-fault, RO
2048     case 0x8a: // Primary no-fault LE, RO
2049     case 0x8b: // Secondary no-fault LE, RO
2050     default:
2051         do_unassigned_access(addr, 1, 0, 1);
2052         return;
2053     }
2054 }
2055 #endif /* CONFIG_USER_ONLY */
2056
2057 void helper_ldda_asi(target_ulong addr, int asi, int rd)
2058 {
2059     if ((asi < 0x80 && (env->pstate & PS_PRIV) == 0)
2060         || ((env->def->features & CPU_FEATURE_HYPV)
2061             && asi >= 0x30 && asi < 0x80
2062             && !(env->hpstate & HS_PRIV)))
2063         raise_exception(TT_PRIV_ACT);
2064
2065     switch (asi) {
2066     case 0x24: // Nucleus quad LDD 128 bit atomic
2067     case 0x2c: // Nucleus quad LDD 128 bit atomic LE
2068         helper_check_align(addr, 0xf);
2069         if (rd == 0) {
2070             env->gregs[1] = ldq_kernel(addr + 8);
2071             if (asi == 0x2c)
2072                 bswap64s(&env->gregs[1]);
2073         } else if (rd < 8) {
2074             env->gregs[rd] = ldq_kernel(addr);
2075             env->gregs[rd + 1] = ldq_kernel(addr + 8);
2076             if (asi == 0x2c) {
2077                 bswap64s(&env->gregs[rd]);
2078                 bswap64s(&env->gregs[rd + 1]);
2079             }
2080         } else {
2081             env->regwptr[rd] = ldq_kernel(addr);
2082             env->regwptr[rd + 1] = ldq_kernel(addr + 8);
2083             if (asi == 0x2c) {
2084                 bswap64s(&env->regwptr[rd]);
2085                 bswap64s(&env->regwptr[rd + 1]);
2086             }
2087         }
2088         break;
2089     default:
2090         helper_check_align(addr, 0x3);
2091         if (rd == 0)
2092             env->gregs[1] = helper_ld_asi(addr + 4, asi, 4, 0);
2093         else if (rd < 8) {
2094             env->gregs[rd] = helper_ld_asi(addr, asi, 4, 0);
2095             env->gregs[rd + 1] = helper_ld_asi(addr + 4, asi, 4, 0);
2096         } else {
2097             env->regwptr[rd] = helper_ld_asi(addr, asi, 4, 0);
2098             env->regwptr[rd + 1] = helper_ld_asi(addr + 4, asi, 4, 0);
2099         }
2100         break;
2101     }
2102 }
2103
2104 void helper_ldf_asi(target_ulong addr, int asi, int size, int rd)
2105 {
2106     unsigned int i;
2107     target_ulong val;
2108
2109     helper_check_align(addr, 3);
2110     switch (asi) {
2111     case 0xf0: // Block load primary
2112     case 0xf1: // Block load secondary
2113     case 0xf8: // Block load primary LE
2114     case 0xf9: // Block load secondary LE
2115         if (rd & 7) {
2116             raise_exception(TT_ILL_INSN);
2117             return;
2118         }
2119         helper_check_align(addr, 0x3f);
2120         for (i = 0; i < 16; i++) {
2121             *(uint32_t *)&env->fpr[rd++] = helper_ld_asi(addr, asi & 0x8f, 4,
2122                                                          0);
2123             addr += 4;
2124         }
2125
2126         return;
2127     default:
2128         break;
2129     }
2130
2131     val = helper_ld_asi(addr, asi, size, 0);
2132     switch(size) {
2133     default:
2134     case 4:
2135         *((uint32_t *)&env->fpr[rd]) = val;
2136         break;
2137     case 8:
2138         *((int64_t *)&DT0) = val;
2139         break;
2140     case 16:
2141         // XXX
2142         break;
2143     }
2144 }
2145
2146 void helper_stf_asi(target_ulong addr, int asi, int size, int rd)
2147 {
2148     unsigned int i;
2149     target_ulong val = 0;
2150
2151     helper_check_align(addr, 3);
2152     switch (asi) {
2153     case 0xe0: // UA2007 Block commit store primary (cache flush)
2154     case 0xe1: // UA2007 Block commit store secondary (cache flush)
2155     case 0xf0: // Block store primary
2156     case 0xf1: // Block store secondary
2157     case 0xf8: // Block store primary LE
2158     case 0xf9: // Block store secondary LE
2159         if (rd & 7) {
2160             raise_exception(TT_ILL_INSN);
2161             return;
2162         }
2163         helper_check_align(addr, 0x3f);
2164         for (i = 0; i < 16; i++) {
2165             val = *(uint32_t *)&env->fpr[rd++];
2166             helper_st_asi(addr, val, asi & 0x8f, 4);
2167             addr += 4;
2168         }
2169
2170         return;
2171     default:
2172         break;
2173     }
2174
2175     switch(size) {
2176     default:
2177     case 4:
2178         val = *((uint32_t *)&env->fpr[rd]);
2179         break;
2180     case 8:
2181         val = *((int64_t *)&DT0);
2182         break;
2183     case 16:
2184         // XXX
2185         break;
2186     }
2187     helper_st_asi(addr, val, asi, size);
2188 }
2189
2190 target_ulong helper_cas_asi(target_ulong addr, target_ulong val1,
2191                             target_ulong val2, uint32_t asi)
2192 {
2193     target_ulong ret;
2194
2195     val2 &= 0xffffffffUL;
2196     ret = helper_ld_asi(addr, asi, 4, 0);
2197     ret &= 0xffffffffUL;
2198     if (val2 == ret)
2199         helper_st_asi(addr, val1 & 0xffffffffUL, asi, 4);
2200     return ret;
2201 }
2202
2203 target_ulong helper_casx_asi(target_ulong addr, target_ulong val1,
2204                              target_ulong val2, uint32_t asi)
2205 {
2206     target_ulong ret;
2207
2208     ret = helper_ld_asi(addr, asi, 8, 0);
2209     if (val2 == ret)
2210         helper_st_asi(addr, val1, asi, 8);
2211     return ret;
2212 }
2213 #endif /* TARGET_SPARC64 */
2214
2215 #ifndef TARGET_SPARC64
2216 void helper_rett(void)
2217 {
2218     unsigned int cwp;
2219
2220     if (env->psret == 1)
2221         raise_exception(TT_ILL_INSN);
2222
2223     env->psret = 1;
2224     cwp = cpu_cwp_inc(env, env->cwp + 1) ;
2225     if (env->wim & (1 << cwp)) {
2226         raise_exception(TT_WIN_UNF);
2227     }
2228     set_cwp(cwp);
2229     env->psrs = env->psrps;
2230 }
2231 #endif
2232
2233 target_ulong helper_udiv(target_ulong a, target_ulong b)
2234 {
2235     uint64_t x0;
2236     uint32_t x1;
2237
2238     x0 = (a & 0xffffffff) | ((int64_t) (env->y) << 32);
2239     x1 = b;
2240
2241     if (x1 == 0) {
2242         raise_exception(TT_DIV_ZERO);
2243     }
2244
2245     x0 = x0 / x1;
2246     if (x0 > 0xffffffff) {
2247         env->cc_src2 = 1;
2248         return 0xffffffff;
2249     } else {
2250         env->cc_src2 = 0;
2251         return x0;
2252     }
2253 }
2254
2255 target_ulong helper_sdiv(target_ulong a, target_ulong b)
2256 {
2257     int64_t x0;
2258     int32_t x1;
2259
2260     x0 = (a & 0xffffffff) | ((int64_t) (env->y) << 32);
2261     x1 = b;
2262
2263     if (x1 == 0) {
2264         raise_exception(TT_DIV_ZERO);
2265     }
2266
2267     x0 = x0 / x1;
2268     if ((int32_t) x0 != x0) {
2269         env->cc_src2 = 1;
2270         return x0 < 0? 0x80000000: 0x7fffffff;
2271     } else {
2272         env->cc_src2 = 0;
2273         return x0;
2274     }
2275 }
2276
2277 void helper_stdf(target_ulong addr, int mem_idx)
2278 {
2279     helper_check_align(addr, 7);
2280 #if !defined(CONFIG_USER_ONLY)
2281     switch (mem_idx) {
2282     case 0:
2283         stfq_user(addr, DT0);
2284         break;
2285     case 1:
2286         stfq_kernel(addr, DT0);
2287         break;
2288 #ifdef TARGET_SPARC64
2289     case 2:
2290         stfq_hypv(addr, DT0);
2291         break;
2292 #endif
2293     default:
2294         break;
2295     }
2296 #else
2297     address_mask(env, &addr);
2298     stfq_raw(addr, DT0);
2299 #endif
2300 }
2301
2302 void helper_lddf(target_ulong addr, int mem_idx)
2303 {
2304     helper_check_align(addr, 7);
2305 #if !defined(CONFIG_USER_ONLY)
2306     switch (mem_idx) {
2307     case 0:
2308         DT0 = ldfq_user(addr);
2309         break;
2310     case 1:
2311         DT0 = ldfq_kernel(addr);
2312         break;
2313 #ifdef TARGET_SPARC64
2314     case 2:
2315         DT0 = ldfq_hypv(addr);
2316         break;
2317 #endif
2318     default:
2319         break;
2320     }
2321 #else
2322     address_mask(env, &addr);
2323     DT0 = ldfq_raw(addr);
2324 #endif
2325 }
2326
2327 void helper_ldqf(target_ulong addr, int mem_idx)
2328 {
2329     // XXX add 128 bit load
2330     CPU_QuadU u;
2331
2332     helper_check_align(addr, 7);
2333 #if !defined(CONFIG_USER_ONLY)
2334     switch (mem_idx) {
2335     case 0:
2336         u.ll.upper = ldq_user(addr);
2337         u.ll.lower = ldq_user(addr + 8);
2338         QT0 = u.q;
2339         break;
2340     case 1:
2341         u.ll.upper = ldq_kernel(addr);
2342         u.ll.lower = ldq_kernel(addr + 8);
2343         QT0 = u.q;
2344         break;
2345 #ifdef TARGET_SPARC64
2346     case 2:
2347         u.ll.upper = ldq_hypv(addr);
2348         u.ll.lower = ldq_hypv(addr + 8);
2349         QT0 = u.q;
2350         break;
2351 #endif
2352     default:
2353         break;
2354     }
2355 #else
2356     address_mask(env, &addr);
2357     u.ll.upper = ldq_raw(addr);
2358     u.ll.lower = ldq_raw((addr + 8) & 0xffffffffULL);
2359     QT0 = u.q;
2360 #endif
2361 }
2362
2363 void helper_stqf(target_ulong addr, int mem_idx)
2364 {
2365     // XXX add 128 bit store
2366     CPU_QuadU u;
2367
2368     helper_check_align(addr, 7);
2369 #if !defined(CONFIG_USER_ONLY)
2370     switch (mem_idx) {
2371     case 0:
2372         u.q = QT0;
2373         stq_user(addr, u.ll.upper);
2374         stq_user(addr + 8, u.ll.lower);
2375         break;
2376     case 1:
2377         u.q = QT0;
2378         stq_kernel(addr, u.ll.upper);
2379         stq_kernel(addr + 8, u.ll.lower);
2380         break;
2381 #ifdef TARGET_SPARC64
2382     case 2:
2383         u.q = QT0;
2384         stq_hypv(addr, u.ll.upper);
2385         stq_hypv(addr + 8, u.ll.lower);
2386         break;
2387 #endif
2388     default:
2389         break;
2390     }
2391 #else
2392     u.q = QT0;
2393     address_mask(env, &addr);
2394     stq_raw(addr, u.ll.upper);
2395     stq_raw((addr + 8) & 0xffffffffULL, u.ll.lower);
2396 #endif
2397 }
2398
2399 static inline void set_fsr(void)
2400 {
2401     int rnd_mode;
2402
2403     switch (env->fsr & FSR_RD_MASK) {
2404     case FSR_RD_NEAREST:
2405         rnd_mode = float_round_nearest_even;
2406         break;
2407     default:
2408     case FSR_RD_ZERO:
2409         rnd_mode = float_round_to_zero;
2410         break;
2411     case FSR_RD_POS:
2412         rnd_mode = float_round_up;
2413         break;
2414     case FSR_RD_NEG:
2415         rnd_mode = float_round_down;
2416         break;
2417     }
2418     set_float_rounding_mode(rnd_mode, &env->fp_status);
2419 }
2420
2421 void helper_ldfsr(uint32_t new_fsr)
2422 {
2423     env->fsr = (new_fsr & FSR_LDFSR_MASK) | (env->fsr & FSR_LDFSR_OLDMASK);
2424     set_fsr();
2425 }
2426
2427 #ifdef TARGET_SPARC64
2428 void helper_ldxfsr(uint64_t new_fsr)
2429 {
2430     env->fsr = (new_fsr & FSR_LDXFSR_MASK) | (env->fsr & FSR_LDXFSR_OLDMASK);
2431     set_fsr();
2432 }
2433 #endif
2434
2435 void helper_debug(void)
2436 {
2437     env->exception_index = EXCP_DEBUG;
2438     cpu_loop_exit();
2439 }
2440
2441 #ifndef TARGET_SPARC64
2442 /* XXX: use another pointer for %iN registers to avoid slow wrapping
2443    handling ? */
2444 void helper_save(void)
2445 {
2446     uint32_t cwp;
2447
2448     cwp = cpu_cwp_dec(env, env->cwp - 1);
2449     if (env->wim & (1 << cwp)) {
2450         raise_exception(TT_WIN_OVF);
2451     }
2452     set_cwp(cwp);
2453 }
2454
2455 void helper_restore(void)
2456 {
2457     uint32_t cwp;
2458
2459     cwp = cpu_cwp_inc(env, env->cwp + 1);
2460     if (env->wim & (1 << cwp)) {
2461         raise_exception(TT_WIN_UNF);
2462     }
2463     set_cwp(cwp);
2464 }
2465
2466 void helper_wrpsr(target_ulong new_psr)
2467 {
2468     if ((new_psr & PSR_CWP) >= env->nwindows)
2469         raise_exception(TT_ILL_INSN);
2470     else
2471         PUT_PSR(env, new_psr);
2472 }
2473
2474 target_ulong helper_rdpsr(void)
2475 {
2476     return GET_PSR(env);
2477 }
2478
2479 #else
2480 /* XXX: use another pointer for %iN registers to avoid slow wrapping
2481    handling ? */
2482 void helper_save(void)
2483 {
2484     uint32_t cwp;
2485
2486     cwp = cpu_cwp_dec(env, env->cwp - 1);
2487     if (env->cansave == 0) {
2488         raise_exception(TT_SPILL | (env->otherwin != 0 ?
2489                                     (TT_WOTHER | ((env->wstate & 0x38) >> 1)):
2490                                     ((env->wstate & 0x7) << 2)));
2491     } else {
2492         if (env->cleanwin - env->canrestore == 0) {
2493             // XXX Clean windows without trap
2494             raise_exception(TT_CLRWIN);
2495         } else {
2496             env->cansave--;
2497             env->canrestore++;
2498             set_cwp(cwp);
2499         }
2500     }
2501 }
2502
2503 void helper_restore(void)
2504 {
2505     uint32_t cwp;
2506
2507     cwp = cpu_cwp_inc(env, env->cwp + 1);
2508     if (env->canrestore == 0) {
2509         raise_exception(TT_FILL | (env->otherwin != 0 ?
2510                                    (TT_WOTHER | ((env->wstate & 0x38) >> 1)):
2511                                    ((env->wstate & 0x7) << 2)));
2512     } else {
2513         env->cansave++;
2514         env->canrestore--;
2515         set_cwp(cwp);
2516     }
2517 }
2518
2519 void helper_flushw(void)
2520 {
2521     if (env->cansave != env->nwindows - 2) {
2522         raise_exception(TT_SPILL | (env->otherwin != 0 ?
2523                                     (TT_WOTHER | ((env->wstate & 0x38) >> 1)):
2524                                     ((env->wstate & 0x7) << 2)));
2525     }
2526 }
2527
2528 void helper_saved(void)
2529 {
2530     env->cansave++;
2531     if (env->otherwin == 0)
2532         env->canrestore--;
2533     else
2534         env->otherwin--;
2535 }
2536
2537 void helper_restored(void)
2538 {
2539     env->canrestore++;
2540     if (env->cleanwin < env->nwindows - 1)
2541         env->cleanwin++;
2542     if (env->otherwin == 0)
2543         env->cansave--;
2544     else
2545         env->otherwin--;
2546 }
2547
2548 target_ulong helper_rdccr(void)
2549 {
2550     return GET_CCR(env);
2551 }
2552
2553 void helper_wrccr(target_ulong new_ccr)
2554 {
2555     PUT_CCR(env, new_ccr);
2556 }
2557
2558 // CWP handling is reversed in V9, but we still use the V8 register
2559 // order.
2560 target_ulong helper_rdcwp(void)
2561 {
2562     return GET_CWP64(env);
2563 }
2564
2565 void helper_wrcwp(target_ulong new_cwp)
2566 {
2567     PUT_CWP64(env, new_cwp);
2568 }
2569
2570 // This function uses non-native bit order
2571 #define GET_FIELD(X, FROM, TO)                                  \
2572     ((X) >> (63 - (TO)) & ((1ULL << ((TO) - (FROM) + 1)) - 1))
2573
2574 // This function uses the order in the manuals, i.e. bit 0 is 2^0
2575 #define GET_FIELD_SP(X, FROM, TO)               \
2576     GET_FIELD(X, 63 - (TO), 63 - (FROM))
2577
2578 target_ulong helper_array8(target_ulong pixel_addr, target_ulong cubesize)
2579 {
2580     return (GET_FIELD_SP(pixel_addr, 60, 63) << (17 + 2 * cubesize)) |
2581         (GET_FIELD_SP(pixel_addr, 39, 39 + cubesize - 1) << (17 + cubesize)) |
2582         (GET_FIELD_SP(pixel_addr, 17 + cubesize - 1, 17) << 17) |
2583         (GET_FIELD_SP(pixel_addr, 56, 59) << 13) |
2584         (GET_FIELD_SP(pixel_addr, 35, 38) << 9) |
2585         (GET_FIELD_SP(pixel_addr, 13, 16) << 5) |
2586         (((pixel_addr >> 55) & 1) << 4) |
2587         (GET_FIELD_SP(pixel_addr, 33, 34) << 2) |
2588         GET_FIELD_SP(pixel_addr, 11, 12);
2589 }
2590
2591 target_ulong helper_alignaddr(target_ulong addr, target_ulong offset)
2592 {
2593     uint64_t tmp;
2594
2595     tmp = addr + offset;
2596     env->gsr &= ~7ULL;
2597     env->gsr |= tmp & 7ULL;
2598     return tmp & ~7ULL;
2599 }
2600
2601 target_ulong helper_popc(target_ulong val)
2602 {
2603     return ctpop64(val);
2604 }
2605
2606 static inline uint64_t *get_gregset(uint64_t pstate)
2607 {
2608     switch (pstate) {
2609     default:
2610     case 0:
2611         return env->bgregs;
2612     case PS_AG:
2613         return env->agregs;
2614     case PS_MG:
2615         return env->mgregs;
2616     case PS_IG:
2617         return env->igregs;
2618     }
2619 }
2620
2621 static inline void change_pstate(uint64_t new_pstate)
2622 {
2623     uint64_t pstate_regs, new_pstate_regs;
2624     uint64_t *src, *dst;
2625
2626     pstate_regs = env->pstate & 0xc01;
2627     new_pstate_regs = new_pstate & 0xc01;
2628     if (new_pstate_regs != pstate_regs) {
2629         // Switch global register bank
2630         src = get_gregset(new_pstate_regs);
2631         dst = get_gregset(pstate_regs);
2632         memcpy32(dst, env->gregs);
2633         memcpy32(env->gregs, src);
2634     }
2635     env->pstate = new_pstate;
2636 }
2637
2638 void helper_wrpstate(target_ulong new_state)
2639 {
2640     if (!(env->def->features & CPU_FEATURE_GL))
2641         change_pstate(new_state & 0xf3f);
2642 }
2643
2644 void helper_done(void)
2645 {
2646     env->pc = env->tsptr->tpc;
2647     env->npc = env->tsptr->tnpc + 4;
2648     PUT_CCR(env, env->tsptr->tstate >> 32);
2649     env->asi = (env->tsptr->tstate >> 24) & 0xff;
2650     change_pstate((env->tsptr->tstate >> 8) & 0xf3f);
2651     PUT_CWP64(env, env->tsptr->tstate & 0xff);
2652     env->tl--;
2653     env->tsptr = &env->ts[env->tl & MAXTL_MASK];
2654 }
2655
2656 void helper_retry(void)
2657 {
2658     env->pc = env->tsptr->tpc;
2659     env->npc = env->tsptr->tnpc;
2660     PUT_CCR(env, env->tsptr->tstate >> 32);
2661     env->asi = (env->tsptr->tstate >> 24) & 0xff;
2662     change_pstate((env->tsptr->tstate >> 8) & 0xf3f);
2663     PUT_CWP64(env, env->tsptr->tstate & 0xff);
2664     env->tl--;
2665     env->tsptr = &env->ts[env->tl & MAXTL_MASK];
2666 }
2667
2668 void helper_set_softint(uint64_t value)
2669 {
2670     env->softint |= (uint32_t)value;
2671 }
2672
2673 void helper_clear_softint(uint64_t value)
2674 {
2675     env->softint &= (uint32_t)~value;
2676 }
2677
2678 void helper_write_softint(uint64_t value)
2679 {
2680     env->softint = (uint32_t)value;
2681 }
2682 #endif
2683
2684 void helper_flush(target_ulong addr)
2685 {
2686     addr &= ~7;
2687     tb_invalidate_page_range(addr, addr + 8);
2688 }
2689
2690 #ifdef TARGET_SPARC64
2691 #ifdef DEBUG_PCALL
2692 static const char * const excp_names[0x80] = {
2693     [TT_TFAULT] = "Instruction Access Fault",
2694     [TT_TMISS] = "Instruction Access MMU Miss",
2695     [TT_CODE_ACCESS] = "Instruction Access Error",
2696     [TT_ILL_INSN] = "Illegal Instruction",
2697     [TT_PRIV_INSN] = "Privileged Instruction",
2698     [TT_NFPU_INSN] = "FPU Disabled",
2699     [TT_FP_EXCP] = "FPU Exception",
2700     [TT_TOVF] = "Tag Overflow",
2701     [TT_CLRWIN] = "Clean Windows",
2702     [TT_DIV_ZERO] = "Division By Zero",
2703     [TT_DFAULT] = "Data Access Fault",
2704     [TT_DMISS] = "Data Access MMU Miss",
2705     [TT_DATA_ACCESS] = "Data Access Error",
2706     [TT_DPROT] = "Data Protection Error",
2707     [TT_UNALIGNED] = "Unaligned Memory Access",
2708     [TT_PRIV_ACT] = "Privileged Action",
2709     [TT_EXTINT | 0x1] = "External Interrupt 1",
2710     [TT_EXTINT | 0x2] = "External Interrupt 2",
2711     [TT_EXTINT | 0x3] = "External Interrupt 3",
2712     [TT_EXTINT | 0x4] = "External Interrupt 4",
2713     [TT_EXTINT | 0x5] = "External Interrupt 5",
2714     [TT_EXTINT | 0x6] = "External Interrupt 6",
2715     [TT_EXTINT | 0x7] = "External Interrupt 7",
2716     [TT_EXTINT | 0x8] = "External Interrupt 8",
2717     [TT_EXTINT | 0x9] = "External Interrupt 9",
2718     [TT_EXTINT | 0xa] = "External Interrupt 10",
2719     [TT_EXTINT | 0xb] = "External Interrupt 11",
2720     [TT_EXTINT | 0xc] = "External Interrupt 12",
2721     [TT_EXTINT | 0xd] = "External Interrupt 13",
2722     [TT_EXTINT | 0xe] = "External Interrupt 14",
2723     [TT_EXTINT | 0xf] = "External Interrupt 15",
2724 };
2725 #endif
2726
2727 void do_interrupt(CPUState *env)
2728 {
2729     int intno = env->exception_index;
2730
2731 #ifdef DEBUG_PCALL
2732     if (loglevel & CPU_LOG_INT) {
2733         static int count;
2734         const char *name;
2735
2736         if (intno < 0 || intno >= 0x180)
2737             name = "Unknown";
2738         else if (intno >= 0x100)
2739             name = "Trap Instruction";
2740         else if (intno >= 0xc0)
2741             name = "Window Fill";
2742         else if (intno >= 0x80)
2743             name = "Window Spill";
2744         else {
2745             name = excp_names[intno];
2746             if (!name)
2747                 name = "Unknown";
2748         }
2749
2750         fprintf(logfile, "%6d: %s (v=%04x) pc=%016" PRIx64 " npc=%016" PRIx64
2751                 " SP=%016" PRIx64 "\n",
2752                 count, name, intno,
2753                 env->pc,
2754                 env->npc, env->regwptr[6]);
2755         cpu_dump_state(env, logfile, fprintf, 0);
2756 #if 0
2757         {
2758             int i;
2759             uint8_t *ptr;
2760
2761             fprintf(logfile, "       code=");
2762             ptr = (uint8_t *)env->pc;
2763             for(i = 0; i < 16; i++) {
2764                 fprintf(logfile, " %02x", ldub(ptr + i));
2765             }
2766             fprintf(logfile, "\n");
2767         }
2768 #endif
2769         count++;
2770     }
2771 #endif
2772 #if !defined(CONFIG_USER_ONLY)
2773     if (env->tl >= env->maxtl) {
2774         cpu_abort(env, "Trap 0x%04x while trap level (%d) >= MAXTL (%d),"
2775                   " Error state", env->exception_index, env->tl, env->maxtl);
2776         return;
2777     }
2778 #endif
2779     if (env->tl < env->maxtl - 1) {
2780         env->tl++;
2781     } else {
2782         env->pstate |= PS_RED;
2783         if (env->tl < env->maxtl)
2784             env->tl++;
2785     }
2786     env->tsptr = &env->ts[env->tl & MAXTL_MASK];
2787     env->tsptr->tstate = ((uint64_t)GET_CCR(env) << 32) |
2788         ((env->asi & 0xff) << 24) | ((env->pstate & 0xf3f) << 8) |
2789         GET_CWP64(env);
2790     env->tsptr->tpc = env->pc;
2791     env->tsptr->tnpc = env->npc;
2792     env->tsptr->tt = intno;
2793     if (!(env->def->features & CPU_FEATURE_GL)) {
2794         switch (intno) {
2795         case TT_IVEC:
2796             change_pstate(PS_PEF | PS_PRIV | PS_IG);
2797             break;
2798         case TT_TFAULT:
2799         case TT_TMISS:
2800         case TT_DFAULT:
2801         case TT_DMISS:
2802         case TT_DPROT:
2803             change_pstate(PS_PEF | PS_PRIV | PS_MG);
2804             break;
2805         default:
2806             change_pstate(PS_PEF | PS_PRIV | PS_AG);
2807             break;
2808         }
2809     }
2810     if (intno == TT_CLRWIN)
2811         cpu_set_cwp(env, cpu_cwp_dec(env, env->cwp - 1));
2812     else if ((intno & 0x1c0) == TT_SPILL)
2813         cpu_set_cwp(env, cpu_cwp_dec(env, env->cwp - env->cansave - 2));
2814     else if ((intno & 0x1c0) == TT_FILL)
2815         cpu_set_cwp(env, cpu_cwp_inc(env, env->cwp + 1));
2816     env->tbr &= ~0x7fffULL;
2817     env->tbr |= ((env->tl > 1) ? 1 << 14 : 0) | (intno << 5);
2818     env->pc = env->tbr;
2819     env->npc = env->pc + 4;
2820     env->exception_index = 0;
2821 }
2822 #else
2823 #ifdef DEBUG_PCALL
2824 static const char * const excp_names[0x80] = {
2825     [TT_TFAULT] = "Instruction Access Fault",
2826     [TT_ILL_INSN] = "Illegal Instruction",
2827     [TT_PRIV_INSN] = "Privileged Instruction",
2828     [TT_NFPU_INSN] = "FPU Disabled",
2829     [TT_WIN_OVF] = "Window Overflow",
2830     [TT_WIN_UNF] = "Window Underflow",
2831     [TT_UNALIGNED] = "Unaligned Memory Access",
2832     [TT_FP_EXCP] = "FPU Exception",
2833     [TT_DFAULT] = "Data Access Fault",
2834     [TT_TOVF] = "Tag Overflow",
2835     [TT_EXTINT | 0x1] = "External Interrupt 1",
2836     [TT_EXTINT | 0x2] = "External Interrupt 2",
2837     [TT_EXTINT | 0x3] = "External Interrupt 3",
2838     [TT_EXTINT | 0x4] = "External Interrupt 4",
2839     [TT_EXTINT | 0x5] = "External Interrupt 5",
2840     [TT_EXTINT | 0x6] = "External Interrupt 6",
2841     [TT_EXTINT | 0x7] = "External Interrupt 7",
2842     [TT_EXTINT | 0x8] = "External Interrupt 8",
2843     [TT_EXTINT | 0x9] = "External Interrupt 9",
2844     [TT_EXTINT | 0xa] = "External Interrupt 10",
2845     [TT_EXTINT | 0xb] = "External Interrupt 11",
2846     [TT_EXTINT | 0xc] = "External Interrupt 12",
2847     [TT_EXTINT | 0xd] = "External Interrupt 13",
2848     [TT_EXTINT | 0xe] = "External Interrupt 14",
2849     [TT_EXTINT | 0xf] = "External Interrupt 15",
2850     [TT_TOVF] = "Tag Overflow",
2851     [TT_CODE_ACCESS] = "Instruction Access Error",
2852     [TT_DATA_ACCESS] = "Data Access Error",
2853     [TT_DIV_ZERO] = "Division By Zero",
2854     [TT_NCP_INSN] = "Coprocessor Disabled",
2855 };
2856 #endif
2857
2858 void do_interrupt(CPUState *env)
2859 {
2860     int cwp, intno = env->exception_index;
2861
2862 #ifdef DEBUG_PCALL
2863     if (loglevel & CPU_LOG_INT) {
2864         static int count;
2865         const char *name;
2866
2867         if (intno < 0 || intno >= 0x100)
2868             name = "Unknown";
2869         else if (intno >= 0x80)
2870             name = "Trap Instruction";
2871         else {
2872             name = excp_names[intno];
2873             if (!name)
2874                 name = "Unknown";
2875         }
2876
2877         fprintf(logfile, "%6d: %s (v=%02x) pc=%08x npc=%08x SP=%08x\n",
2878                 count, name, intno,
2879                 env->pc,
2880                 env->npc, env->regwptr[6]);
2881         cpu_dump_state(env, logfile, fprintf, 0);
2882 #if 0
2883         {
2884             int i;
2885             uint8_t *ptr;
2886
2887             fprintf(logfile, "       code=");
2888             ptr = (uint8_t *)env->pc;
2889             for(i = 0; i < 16; i++) {
2890                 fprintf(logfile, " %02x", ldub(ptr + i));
2891             }
2892             fprintf(logfile, "\n");
2893         }
2894 #endif
2895         count++;
2896     }
2897 #endif
2898 #if !defined(CONFIG_USER_ONLY)
2899     if (env->psret == 0) {
2900         cpu_abort(env, "Trap 0x%02x while interrupts disabled, Error state",
2901                   env->exception_index);
2902         return;
2903     }
2904 #endif
2905     env->psret = 0;
2906     cwp = cpu_cwp_dec(env, env->cwp - 1);
2907     cpu_set_cwp(env, cwp);
2908     env->regwptr[9] = env->pc;
2909     env->regwptr[10] = env->npc;
2910     env->psrps = env->psrs;
2911     env->psrs = 1;
2912     env->tbr = (env->tbr & TBR_BASE_MASK) | (intno << 4);
2913     env->pc = env->tbr;
2914     env->npc = env->pc + 4;
2915     env->exception_index = 0;
2916 }
2917 #endif
2918
2919 #if !defined(CONFIG_USER_ONLY)
2920
2921 static void do_unaligned_access(target_ulong addr, int is_write, int is_user,
2922                                 void *retaddr);
2923
2924 #define MMUSUFFIX _mmu
2925 #define ALIGNED_ONLY
2926
2927 #define SHIFT 0
2928 #include "softmmu_template.h"
2929
2930 #define SHIFT 1
2931 #include "softmmu_template.h"
2932
2933 #define SHIFT 2
2934 #include "softmmu_template.h"
2935
2936 #define SHIFT 3
2937 #include "softmmu_template.h"
2938
2939 /* XXX: make it generic ? */
2940 static void cpu_restore_state2(void *retaddr)
2941 {
2942     TranslationBlock *tb;
2943     unsigned long pc;
2944
2945     if (retaddr) {
2946         /* now we have a real cpu fault */
2947         pc = (unsigned long)retaddr;
2948         tb = tb_find_pc(pc);
2949         if (tb) {
2950             /* the PC is inside the translated code. It means that we have
2951                a virtual CPU fault */
2952             cpu_restore_state(tb, env, pc, (void *)(long)env->cond);
2953         }
2954     }
2955 }
2956
2957 static void do_unaligned_access(target_ulong addr, int is_write, int is_user,
2958                                 void *retaddr)
2959 {
2960 #ifdef DEBUG_UNALIGNED
2961     printf("Unaligned access to 0x" TARGET_FMT_lx " from 0x" TARGET_FMT_lx
2962            "\n", addr, env->pc);
2963 #endif
2964     cpu_restore_state2(retaddr);
2965     raise_exception(TT_UNALIGNED);
2966 }
2967
2968 /* try to fill the TLB and return an exception if error. If retaddr is
2969    NULL, it means that the function was called in C code (i.e. not
2970    from generated code or from helper.c) */
2971 /* XXX: fix it to restore all registers */
2972 void tlb_fill(target_ulong addr, int is_write, int mmu_idx, void *retaddr)
2973 {
2974     int ret;
2975     CPUState *saved_env;
2976
2977     /* XXX: hack to restore env in all cases, even if not called from
2978        generated code */
2979     saved_env = env;
2980     env = cpu_single_env;
2981
2982     ret = cpu_sparc_handle_mmu_fault(env, addr, is_write, mmu_idx, 1);
2983     if (ret) {
2984         cpu_restore_state2(retaddr);
2985         cpu_loop_exit();
2986     }
2987     env = saved_env;
2988 }
2989
2990 #endif
2991
2992 #ifndef TARGET_SPARC64
2993 void do_unassigned_access(target_phys_addr_t addr, int is_write, int is_exec,
2994                           int is_asi)
2995 {
2996     CPUState *saved_env;
2997
2998     /* XXX: hack to restore env in all cases, even if not called from
2999        generated code */
3000     saved_env = env;
3001     env = cpu_single_env;
3002 #ifdef DEBUG_UNASSIGNED
3003     if (is_asi)
3004         printf("Unassigned mem %s access to " TARGET_FMT_plx
3005                " asi 0x%02x from " TARGET_FMT_lx "\n",
3006                is_exec ? "exec" : is_write ? "write" : "read", addr, is_asi,
3007                env->pc);
3008     else
3009         printf("Unassigned mem %s access to " TARGET_FMT_plx " from "
3010                TARGET_FMT_lx "\n",
3011                is_exec ? "exec" : is_write ? "write" : "read", addr, env->pc);
3012 #endif
3013     if (env->mmuregs[3]) /* Fault status register */
3014         env->mmuregs[3] = 1; /* overflow (not read before another fault) */
3015     if (is_asi)
3016         env->mmuregs[3] |= 1 << 16;
3017     if (env->psrs)
3018         env->mmuregs[3] |= 1 << 5;
3019     if (is_exec)
3020         env->mmuregs[3] |= 1 << 6;
3021     if (is_write)
3022         env->mmuregs[3] |= 1 << 7;
3023     env->mmuregs[3] |= (5 << 2) | 2;
3024     env->mmuregs[4] = addr; /* Fault address register */
3025     if ((env->mmuregs[0] & MMU_E) && !(env->mmuregs[0] & MMU_NF)) {
3026         if (is_exec)
3027             raise_exception(TT_CODE_ACCESS);
3028         else
3029             raise_exception(TT_DATA_ACCESS);
3030     }
3031     env = saved_env;
3032 }
3033 #else
3034 void do_unassigned_access(target_phys_addr_t addr, int is_write, int is_exec,
3035                           int is_asi)
3036 {
3037 #ifdef DEBUG_UNASSIGNED
3038     CPUState *saved_env;
3039
3040     /* XXX: hack to restore env in all cases, even if not called from
3041        generated code */
3042     saved_env = env;
3043     env = cpu_single_env;
3044     printf("Unassigned mem access to " TARGET_FMT_plx " from " TARGET_FMT_lx
3045            "\n", addr, env->pc);
3046     env = saved_env;
3047 #endif
3048     if (is_exec)
3049         raise_exception(TT_CODE_ACCESS);
3050     else
3051         raise_exception(TT_DATA_ACCESS);
3052 }
3053 #endif
3054