vcs.maemo.org Git - qemu/blob - target-ppc/cpu.h

   1 /*
   2  *  PPC emulation cpu definitions for qemu.
   3  *
   4  *  Copyright (c) 2003 Jocelyn Mayer
   5  *
   6  * This library is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU Lesser General Public
   8  * License as published by the Free Software Foundation; either
   9  * version 2 of the License, or (at your option) any later version.
  10  *
  11  * This library is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  14  * Lesser General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU Lesser General Public
  17  * License along with this library; if not, write to the Free Software
  18  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  19  */
  20 #if !defined (__CPU_PPC_H__)
  21 #define __CPU_PPC_H__
  22
  23 #define TARGET_LONG_BITS 32
  24
  25 #include "cpu-defs.h"
  26
  27 //#define USE_OPEN_FIRMWARE
  28
  29 /***                          Sign extend constants                        ***/
  30 /* 8 to 32 bits */
  31 static inline int32_t s_ext8 (uint8_t value)
  32 {
  33     int8_t *tmp = &value;
  34
  35     return *tmp;
  36 }
  37
  38 /* 16 to 32 bits */
  39 static inline int32_t s_ext16 (uint16_t value)
  40 {
  41     int16_t *tmp = &value;
  42
  43     return *tmp;
  44 }
  45
  46 /* 24 to 32 bits */
  47 static inline int32_t s_ext24 (uint32_t value)
  48 {
  49     uint16_t utmp = (value >> 8) & 0xFFFF;
  50     int16_t *tmp = &utmp;
  51
  52     return (*tmp << 8) | (value & 0xFF);
  53 }
  54
  55 #include "config.h"
  56 #include <setjmp.h>
  57
  58 /* Instruction types */
  59 enum {
  60     PPC_NONE     = 0x0000,
  61     PPC_INTEGER  = 0x0001, /* CPU has integer operations instructions        */
  62     PPC_FLOAT    = 0x0002, /* CPU has floating point operations instructions */
  63     PPC_FLOW     = 0x0004, /* CPU has flow control instructions              */
  64     PPC_MEM      = 0x0008, /* CPU has virtual memory instructions            */
  65     PPC_RES      = 0x0010, /* CPU has ld/st with reservation instructions    */
  66     PPC_CACHE    = 0x0020, /* CPU has cache control instructions             */
  67     PPC_MISC     = 0x0040, /* CPU has spr/msr access instructions            */
  68     PPC_EXTERN   = 0x0080, /* CPU has external control instructions          */
  69     PPC_SEGMENT  = 0x0100, /* CPU has memory segment instructions            */
  70     PPC_CACHE_OPT= 0x0200,
  71     PPC_FLOAT_OPT= 0x0400,
  72     PPC_MEM_OPT  = 0x0800,
  73 };
  74
  75 #define PPC_COMMON  (PPC_INTEGER | PPC_FLOAT | PPC_FLOW | PPC_MEM |           \
  76                      PPC_RES | PPC_CACHE | PPC_MISC | PPC_SEGMENT)
  77 /* PPC 740/745/750/755 (aka G3) has external access instructions */
  78 #define PPC_750 (PPC_INTEGER | PPC_FLOAT | PPC_FLOW | PPC_MEM |               \
  79                  PPC_RES | PPC_CACHE | PPC_MISC | PPC_EXTERN | PPC_SEGMENT)
  80
  81 typedef struct ppc_tb_t ppc_tb_t;
  82
  83 /* Supervisor mode registers */
  84 /* Machine state register */
  85 #define MSR_POW 18
  86 #define MSR_ILE 16
  87 #define MSR_EE  15
  88 #define MSR_PR  14
  89 #define MSR_FP  13
  90 #define MSR_ME  12
  91 #define MSR_FE0 11
  92 #define MSR_SE  10
  93 #define MSR_BE  9
  94 #define MSR_FE1 8
  95 #define MSR_IP 6
  96 #define MSR_IR 5
  97 #define MSR_DR 4
  98 #define MSR_RI 1
  99 #define MSR_LE 0
 100 #define msr_pow env->msr[MSR_POW]
 101 #define msr_ile env->msr[MSR_ILE]
 102 #define msr_ee  env->msr[MSR_EE]
 103 #define msr_pr  env->msr[MSR_PR]
 104 #define msr_fp  env->msr[MSR_FP]
 105 #define msr_me  env->msr[MSR_ME]
 106 #define msr_fe0 env->msr[MSR_FE0]
 107 #define msr_se  env->msr[MSR_SE]
 108 #define msr_be  env->msr[MSR_BE]
 109 #define msr_fe1 env->msr[MSR_FE1]
 110 #define msr_ip  env->msr[MSR_IP]
 111 #define msr_ir  env->msr[MSR_IR]
 112 #define msr_dr  env->msr[MSR_DR]
 113 #define msr_ri  env->msr[MSR_RI]
 114 #define msr_le  env->msr[MSR_LE]
 115
 116 /* Segment registers */
 117 typedef struct CPUPPCState {
 118     /* general purpose registers */
 119     uint32_t gpr[32];
 120     /* floating point registers */
 121     double fpr[32];
 122     /* segment registers */
 123     uint32_t sdr1;
 124     uint32_t sr[16];
 125     /* XER */
 126     uint8_t xer[4];
 127     /* Reservation address */
 128     uint32_t reserve;
 129     /* machine state register */
 130     uint8_t msr[32];
 131     /* condition register */
 132     uint8_t crf[8];
 133     /* floating point status and control register */
 134     uint8_t fpscr[8];
 135     uint32_t nip;
 136     /* special purpose registers */
 137     uint32_t lr;
 138     uint32_t ctr;
 139     /* BATs */
 140     uint32_t DBAT[2][8];
 141     uint32_t IBAT[2][8];
 142     /* all others */
 143     uint32_t spr[1024];
 144     /* qemu dedicated */
 145      /* temporary float registers */
 146     double ft0;
 147     double ft1;
 148     double ft2;
 149     int interrupt_request;
 150     jmp_buf jmp_env;
 151     int exception_index;
 152     int error_code;
 153     int access_type; /* when a memory exception occurs, the access
 154                         type is stored here */
 155     int user_mode_only; /* user mode only simulation */
 156     struct TranslationBlock *current_tb; /* currently executing TB */
 157     /* soft mmu support */
 158     /* in order to avoid passing too many arguments to the memory
 159        write helpers, we store some rarely used information in the CPU
 160        context) */
 161     unsigned long mem_write_pc; /* host pc at which the memory was
 162                                    written */
 163     unsigned long mem_write_vaddr; /* target virtual addr at which the
 164                                       memory was written */
 165     /* 0 = kernel, 1 = user (may have 2 = kernel code, 3 = user code ?) */
 166     CPUTLBEntry tlb_read[2][CPU_TLB_SIZE];
 167     CPUTLBEntry tlb_write[2][CPU_TLB_SIZE];
 168
 169     /* ice debug support */
 170     uint32_t breakpoints[MAX_BREAKPOINTS];
 171     int nb_breakpoints;
 172     int singlestep_enabled; /* XXX: should use CPU single step mode instead */
 173
 174     /* Time base and decrementer */
 175     ppc_tb_t *tb_env;
 176
 177     /* Power management */
 178     int power_mode;
 179
 180     /* user data */
 181     void *opaque;
 182 } CPUPPCState;
 183
 184 CPUPPCState *cpu_ppc_init(void);
 185 int cpu_ppc_exec(CPUPPCState *s);
 186 void cpu_ppc_close(CPUPPCState *s);
 187 /* you can call this signal handler from your SIGBUS and SIGSEGV
 188    signal handlers to inform the virtual CPU of exceptions. non zero
 189    is returned if the signal was handled by the virtual CPU.  */
 190 struct siginfo;
 191 int cpu_ppc_signal_handler(int host_signum, struct siginfo *info,
 192                            void *puc);
 193
 194 void do_interrupt (CPUPPCState *env);
 195 void cpu_loop_exit(void);
 196
 197 void cpu_ppc_dump_state(CPUPPCState *env, FILE *f, int flags);
 198 void dump_stack (CPUPPCState *env);
 199
 200 uint32_t _load_xer (CPUPPCState *env);
 201 void _store_xer (CPUPPCState *env, uint32_t value);
 202 uint32_t _load_msr (CPUPPCState *env);
 203 void _store_msr (CPUPPCState *env, uint32_t value);
 204
 205 /* Time-base and decrementer management */
 206 #ifndef NO_CPU_IO_DEFS
 207 uint32_t cpu_ppc_load_tbl (CPUPPCState *env);
 208 uint32_t cpu_ppc_load_tbu (CPUPPCState *env);
 209 void cpu_ppc_store_tbu (CPUPPCState *env, uint32_t value);
 210 void cpu_ppc_store_tbl (CPUPPCState *env, uint32_t value);
 211 uint32_t cpu_ppc_load_decr (CPUPPCState *env);
 212 void cpu_ppc_store_decr (CPUPPCState *env, uint32_t value);
 213 #endif
 214
 215 #define TARGET_PAGE_BITS 12
 216 #include "cpu-all.h"
 217
 218 #define ugpr(n) (env->gpr[n])
 219 #define fprd(n) (env->fpr[n])
 220 #define fprs(n) ((float)env->fpr[n])
 221 #define fpru(n) ((uint32_t)env->fpr[n])
 222 #define fpri(n) ((int32_t)env->fpr[n])
 223
 224 #define SPR_ENCODE(sprn)                               \
 225 (((sprn) >> 5) | (((sprn) & 0x1F) << 5))
 226
 227 /* User mode SPR */
 228 #define spr(n) env->spr[n]
 229 #define XER_SO 31
 230 #define XER_OV 30
 231 #define XER_CA 29
 232 #define XER_BC 0
 233 #define xer_so env->xer[3]
 234 #define xer_ov env->xer[2]
 235 #define xer_ca env->xer[1]
 236 #define xer_bc env->xer[0]
 237
 238 #define XER    SPR_ENCODE(1)
 239 #define LR     SPR_ENCODE(8)
 240 #define CTR    SPR_ENCODE(9)
 241 /* VEA mode SPR */
 242 #define V_TBL  SPR_ENCODE(268)
 243 #define V_TBU  SPR_ENCODE(269)
 244 /* supervisor mode SPR */
 245 #define DSISR  SPR_ENCODE(18)
 246 #define DAR    SPR_ENCODE(19)
 247 #define DECR   SPR_ENCODE(22)
 248 #define SDR1   SPR_ENCODE(25)
 249 #define SRR0   SPR_ENCODE(26)
 250 #define SRR1   SPR_ENCODE(27)
 251 #define SPRG0  SPR_ENCODE(272)
 252 #define SPRG1  SPR_ENCODE(273)
 253 #define SPRG2  SPR_ENCODE(274)
 254 #define SPRG3  SPR_ENCODE(275)
 255 #define SPRG4  SPR_ENCODE(276)
 256 #define SPRG5  SPR_ENCODE(277)
 257 #define SPRG6  SPR_ENCODE(278)
 258 #define SPRG7  SPR_ENCODE(279)
 259 #define ASR    SPR_ENCODE(280)
 260 #define EAR    SPR_ENCODE(282)
 261 #define O_TBL  SPR_ENCODE(284)
 262 #define O_TBU  SPR_ENCODE(285)
 263 #define PVR    SPR_ENCODE(287)
 264 #define IBAT0U SPR_ENCODE(528)
 265 #define IBAT0L SPR_ENCODE(529)
 266 #define IBAT1U SPR_ENCODE(530)
 267 #define IBAT1L SPR_ENCODE(531)
 268 #define IBAT2U SPR_ENCODE(532)
 269 #define IBAT2L SPR_ENCODE(533)
 270 #define IBAT3U SPR_ENCODE(534)
 271 #define IBAT3L SPR_ENCODE(535)
 272 #define DBAT0U SPR_ENCODE(536)
 273 #define DBAT0L SPR_ENCODE(537)
 274 #define DBAT1U SPR_ENCODE(538)
 275 #define DBAT1L SPR_ENCODE(539)
 276 #define DBAT2U SPR_ENCODE(540)
 277 #define DBAT2L SPR_ENCODE(541)
 278 #define DBAT3U SPR_ENCODE(542)
 279 #define DBAT3L SPR_ENCODE(543)
 280 #define IBAT4U SPR_ENCODE(560)
 281 #define IBAT4L SPR_ENCODE(561)
 282 #define IBAT5U SPR_ENCODE(562)
 283 #define IBAT5L SPR_ENCODE(563)
 284 #define IBAT6U SPR_ENCODE(564)
 285 #define IBAT6L SPR_ENCODE(565)
 286 #define IBAT7U SPR_ENCODE(566)
 287 #define IBAT7L SPR_ENCODE(567)
 288 #define DBAT4U SPR_ENCODE(568)
 289 #define DBAT4L SPR_ENCODE(569)
 290 #define DBAT5U SPR_ENCODE(570)
 291 #define DBAT5L SPR_ENCODE(571)
 292 #define DBAT6U SPR_ENCODE(572)
 293 #define DBAT6L SPR_ENCODE(573)
 294 #define DBAT7U SPR_ENCODE(574)
 295 #define DBAT7L SPR_ENCODE(575)
 296 #define DABR   SPR_ENCODE(1013)
 297 #define DABR_MASK 0xFFFFFFF8
 298 #define FPECR  SPR_ENCODE(1022)
 299 #define PIR    SPR_ENCODE(1023)
 300
 301 #define TARGET_PAGE_BITS 12
 302 #include "cpu-all.h"
 303
 304 /* Memory access type :
 305  * may be needed for precise access rights control and precise exceptions.
 306  */
 307 enum {
 308     /* 1 bit to define user level / supervisor access */
 309     ACCESS_USER  = 0x00,
 310     ACCESS_SUPER = 0x01,
 311     /* Type of instruction that generated the access */
 312     ACCESS_CODE  = 0x10, /* Code fetch access                */
 313     ACCESS_INT   = 0x20, /* Integer load/store access        */
 314     ACCESS_FLOAT = 0x30, /* floating point load/store access */
 315     ACCESS_RES   = 0x40, /* load/store with reservation      */
 316     ACCESS_EXT   = 0x50, /* external access                  */
 317     ACCESS_CACHE = 0x60, /* Cache manipulation               */
 318 };
 319
 320 /*****************************************************************************/
 321 /* Exceptions */
 322 enum {
 323     EXCP_NONE          = -1,
 324     /* PPC hardware exceptions : exception vector / 0x100 */
 325     EXCP_RESET         = 0x01, /* System reset                     */
 326     EXCP_MACHINE_CHECK = 0x02, /* Machine check exception          */
 327     EXCP_DSI           = 0x03, /* Impossible memory access         */
 328     EXCP_ISI           = 0x04, /* Impossible instruction fetch     */
 329     EXCP_EXTERNAL      = 0x05, /* External interruption            */
 330     EXCP_ALIGN         = 0x06, /* Alignment exception              */
 331     EXCP_PROGRAM       = 0x07, /* Program exception                */
 332     EXCP_NO_FP         = 0x08, /* No floating point                */
 333     EXCP_DECR          = 0x09, /* Decrementer exception            */
 334     EXCP_RESA          = 0x0A, /* Implementation specific          */
 335     EXCP_RESB          = 0x0B, /* Implementation specific          */
 336     EXCP_SYSCALL       = 0x0C, /* System call                      */
 337     EXCP_TRACE         = 0x0D, /* Trace exception (optional)       */
 338     EXCP_FP_ASSIST     = 0x0E, /* Floating-point assist (optional) */
 339     /* MPC740/745/750 & IBM 750 */
 340     EXCP_PERF          = 0x0F,  /* Performance monitor              */
 341     EXCP_IABR          = 0x13,  /* Instruction address breakpoint   */
 342     EXCP_SMI           = 0x14,  /* System management interrupt      */
 343     EXCP_THRM          = 0x15,  /* Thermal management interrupt     */
 344     /* MPC755 */
 345     EXCP_TLBMISS       = 0x10,  /* Instruction TLB miss             */
 346     EXCP_TLBMISS_DL    = 0x11,  /* Data TLB miss for load           */
 347     EXCP_TLBMISS_DS    = 0x12,  /* Data TLB miss for store          */
 348     EXCP_PPC_MAX       = 0x16,
 349     /* Qemu exception */
 350     EXCP_OFCALL        = 0x20,  /* Call open-firmware emulator      */
 351     EXCP_RTASCALL      = 0x21,  /* Call RTAS emulator               */
 352     /* Special cases where we want to stop translation */
 353     EXCP_MTMSR         = 0x104, /* mtmsr instruction:               */
 354                                 /* may change privilege level       */
 355     EXCP_BRANCH        = 0x108, /* branch instruction               */
 356     EXCP_RFI           = 0x10C, /* return from interrupt            */
 357     EXCP_SYSCALL_USER  = 0x110, /* System call in user mode only    */
 358 };
 359 /* Error codes */
 360 enum {
 361     /* Exception subtypes for EXCP_DSI                              */
 362     EXCP_DSI_TRANSLATE = 0x01,  /* Data address can't be translated */
 363     EXCP_DSI_NOTSUP    = 0x02,  /* Access type not supported        */
 364     EXCP_DSI_PROT      = 0x03,  /* Memory protection violation      */
 365     EXCP_DSI_EXTERNAL  = 0x04,  /* External access disabled         */
 366     EXCP_DSI_DABR      = 0x05,  /* Data address breakpoint          */
 367     /* flags for EXCP_DSI */
 368     EXCP_DSI_DIRECT    = 0x10,
 369     EXCP_DSI_STORE     = 0x20,
 370     EXCP_DSI_ECXW      = 0x40,
 371     /* Exception subtypes for EXCP_ISI                              */
 372     EXCP_ISI_TRANSLATE = 0x01,  /* Code address can't be translated */
 373     EXCP_ISI_NOEXEC    = 0x02,  /* Try to fetch from a data segment */
 374     EXCP_ISI_GUARD     = 0x03,  /* Fetch from guarded memory        */
 375     EXCP_ISI_PROT      = 0x04,  /* Memory protection violation      */
 376     EXCP_ISI_DIRECT    = 0x05,  /* Trying to fetch from             *
 377                                  * a direct store segment           */
 378     /* Exception subtypes for EXCP_ALIGN                            */
 379     EXCP_ALIGN_FP      = 0x01,  /* FP alignment exception           */
 380     EXCP_ALIGN_LST     = 0x02,  /* Unaligned mult/extern load/store */
 381     EXCP_ALIGN_LE      = 0x03,  /* Multiple little-endian access    */
 382     EXCP_ALIGN_PROT    = 0x04,  /* Access cross protection boundary */
 383     EXCP_ALIGN_BAT     = 0x05,  /* Access cross a BAT/seg boundary  */
 384     EXCP_ALIGN_CACHE   = 0x06,  /* Impossible dcbz access           */
 385     /* Exception subtypes for EXCP_PROGRAM                          */
 386     /* FP exceptions */
 387     EXCP_FP            = 0x10,
 388     EXCP_FP_OX         = 0x01,  /* FP overflow                      */
 389     EXCP_FP_UX         = 0x02,  /* FP underflow                     */
 390     EXCP_FP_ZX         = 0x03,  /* FP divide by zero                */
 391     EXCP_FP_XX         = 0x04,  /* FP inexact                       */
 392     EXCP_FP_VXNAN      = 0x05,  /* FP invalid SNaN op               */
 393     EXCP_FP_VXISI      = 0x06,  /* FP invalid infinite substraction */
 394     EXCP_FP_VXIDI      = 0x07,  /* FP invalid infinite divide       */
 395     EXCP_FP_VXZDZ      = 0x08,  /* FP invalid zero divide           */
 396     EXCP_FP_VXIMZ      = 0x09,  /* FP invalid infinite * zero       */
 397     EXCP_FP_VXVC       = 0x0A,  /* FP invalid compare               */
 398     EXCP_FP_VXSOFT     = 0x0B,  /* FP invalid operation             */
 399     EXCP_FP_VXSQRT     = 0x0C,  /* FP invalid square root           */
 400     EXCP_FP_VXCVI      = 0x0D,  /* FP invalid integer conversion    */
 401     /* Invalid instruction */
 402     EXCP_INVAL         = 0x20,
 403     EXCP_INVAL_INVAL   = 0x01,  /* Invalid instruction              */
 404     EXCP_INVAL_LSWX    = 0x02,  /* Invalid lswx instruction         */
 405     EXCP_INVAL_SPR     = 0x03,  /* Invalid SPR access               */
 406     EXCP_INVAL_FP      = 0x04,  /* Unimplemented mandatory fp instr */
 407     /* Privileged instruction */
 408     EXCP_PRIV          = 0x30,
 409     EXCP_PRIV_OPC      = 0x01,
 410     EXCP_PRIV_REG      = 0x02,
 411     /* Trap */
 412     EXCP_TRAP          = 0x40,
 413 };
 414
 415 /*****************************************************************************/
 416
 417 #endif /* !defined (__CPU_PPC_H__) */