vcs.maemo.org Git - qemu/blob - target-i386/cpu.h

   1 /*
   2  * i386 virtual CPU header
   3  *
   4  *  Copyright (c) 2003 Fabrice Bellard
   5  *
   6  * This library is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU Lesser General Public
   8  * License as published by the Free Software Foundation; either
   9  * version 2 of the License, or (at your option) any later version.
  10  *
  11  * This library is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  14  * Lesser General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU Lesser General Public
  17  * License along with this library; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin Street, Fifth Floor, Boston MA  02110-1301 USA
  19  */
  20 #ifndef CPU_I386_H
  21 #define CPU_I386_H
  22
  23 #include "config.h"
  24
  25 #ifdef TARGET_X86_64
  26 #define TARGET_LONG_BITS 64
  27 #else
  28 #define TARGET_LONG_BITS 32
  29 #endif
  30
  31 /* target supports implicit self modifying code */
  32 #define TARGET_HAS_SMC
  33 /* support for self modifying code even if the modified instruction is
  34    close to the modifying instruction */
  35 #define TARGET_HAS_PRECISE_SMC
  36
  37 #define TARGET_HAS_ICE 1
  38
  39 #ifdef TARGET_X86_64
  40 #define ELF_MACHINE     EM_X86_64
  41 #else
  42 #define ELF_MACHINE     EM_386
  43 #endif
  44
  45 #include "cpu-defs.h"
  46
  47 #include "softfloat.h"
  48
  49 #define R_EAX 0
  50 #define R_ECX 1
  51 #define R_EDX 2
  52 #define R_EBX 3
  53 #define R_ESP 4
  54 #define R_EBP 5
  55 #define R_ESI 6
  56 #define R_EDI 7
  57
  58 #define R_AL 0
  59 #define R_CL 1
  60 #define R_DL 2
  61 #define R_BL 3
  62 #define R_AH 4
  63 #define R_CH 5
  64 #define R_DH 6
  65 #define R_BH 7
  66
  67 #define R_ES 0
  68 #define R_CS 1
  69 #define R_SS 2
  70 #define R_DS 3
  71 #define R_FS 4
  72 #define R_GS 5
  73
  74 /* segment descriptor fields */
  75 #define DESC_G_MASK     (1 << 23)
  76 #define DESC_B_SHIFT    22
  77 #define DESC_B_MASK     (1 << DESC_B_SHIFT)
  78 #define DESC_L_SHIFT    21 /* x86_64 only : 64 bit code segment */
  79 #define DESC_L_MASK     (1 << DESC_L_SHIFT)
  80 #define DESC_AVL_MASK   (1 << 20)
  81 #define DESC_P_MASK     (1 << 15)
  82 #define DESC_DPL_SHIFT  13
  83 #define DESC_DPL_MASK   (1 << DESC_DPL_SHIFT)
  84 #define DESC_S_MASK     (1 << 12)
  85 #define DESC_TYPE_SHIFT 8
  86 #define DESC_A_MASK     (1 << 8)
  87
  88 #define DESC_CS_MASK    (1 << 11) /* 1=code segment 0=data segment */
  89 #define DESC_C_MASK     (1 << 10) /* code: conforming */
  90 #define DESC_R_MASK     (1 << 9)  /* code: readable */
  91
  92 #define DESC_E_MASK     (1 << 10) /* data: expansion direction */
  93 #define DESC_W_MASK     (1 << 9)  /* data: writable */
  94
  95 #define DESC_TSS_BUSY_MASK (1 << 9)
  96
  97 /* eflags masks */
  98 #define CC_C    0x0001
  99 #define CC_P    0x0004
 100 #define CC_A    0x0010
 101 #define CC_Z    0x0040
 102 #define CC_S    0x0080
 103 #define CC_O    0x0800
 104
 105 #define TF_SHIFT   8
 106 #define IOPL_SHIFT 12
 107 #define VM_SHIFT   17
 108
 109 #define TF_MASK                 0x00000100
 110 #define IF_MASK                 0x00000200
 111 #define DF_MASK                 0x00000400
 112 #define IOPL_MASK               0x00003000
 113 #define NT_MASK                 0x00004000
 114 #define RF_MASK                 0x00010000
 115 #define VM_MASK                 0x00020000
 116 #define AC_MASK                 0x00040000
 117 #define VIF_MASK                0x00080000
 118 #define VIP_MASK                0x00100000
 119 #define ID_MASK                 0x00200000
 120
 121 /* hidden flags - used internally by qemu to represent additional cpu
 122    states. Only the CPL, INHIBIT_IRQ, SMM and SVMI are not
 123    redundant. We avoid using the IOPL_MASK, TF_MASK and VM_MASK bit
 124    position to ease oring with eflags. */
 125 /* current cpl */
 126 #define HF_CPL_SHIFT         0
 127 /* true if soft mmu is being used */
 128 #define HF_SOFTMMU_SHIFT     2
 129 /* true if hardware interrupts must be disabled for next instruction */
 130 #define HF_INHIBIT_IRQ_SHIFT 3
 131 /* 16 or 32 segments */
 132 #define HF_CS32_SHIFT        4
 133 #define HF_SS32_SHIFT        5
 134 /* zero base for DS, ES and SS : can be '0' only in 32 bit CS segment */
 135 #define HF_ADDSEG_SHIFT      6
 136 /* copy of CR0.PE (protected mode) */
 137 #define HF_PE_SHIFT          7
 138 #define HF_TF_SHIFT          8 /* must be same as eflags */
 139 #define HF_MP_SHIFT          9 /* the order must be MP, EM, TS */
 140 #define HF_EM_SHIFT         10
 141 #define HF_TS_SHIFT         11
 142 #define HF_IOPL_SHIFT       12 /* must be same as eflags */
 143 #define HF_LMA_SHIFT        14 /* only used on x86_64: long mode active */
 144 #define HF_CS64_SHIFT       15 /* only used on x86_64: 64 bit code segment  */
 145 #define HF_OSFXSR_SHIFT     16 /* CR4.OSFXSR */
 146 #define HF_VM_SHIFT         17 /* must be same as eflags */
 147 #define HF_SMM_SHIFT        19 /* CPU in SMM mode */
 148 #define HF_SVME_SHIFT       20 /* SVME enabled (copy of EFER.SVME) */
 149 #define HF_SVMI_SHIFT       21 /* SVM intercepts are active */
 150
 151 #define HF_CPL_MASK          (3 << HF_CPL_SHIFT)
 152 #define HF_SOFTMMU_MASK      (1 << HF_SOFTMMU_SHIFT)
 153 #define HF_INHIBIT_IRQ_MASK  (1 << HF_INHIBIT_IRQ_SHIFT)
 154 #define HF_CS32_MASK         (1 << HF_CS32_SHIFT)
 155 #define HF_SS32_MASK         (1 << HF_SS32_SHIFT)
 156 #define HF_ADDSEG_MASK       (1 << HF_ADDSEG_SHIFT)
 157 #define HF_PE_MASK           (1 << HF_PE_SHIFT)
 158 #define HF_TF_MASK           (1 << HF_TF_SHIFT)
 159 #define HF_MP_MASK           (1 << HF_MP_SHIFT)
 160 #define HF_EM_MASK           (1 << HF_EM_SHIFT)
 161 #define HF_TS_MASK           (1 << HF_TS_SHIFT)
 162 #define HF_IOPL_MASK         (3 << HF_IOPL_SHIFT)
 163 #define HF_LMA_MASK          (1 << HF_LMA_SHIFT)
 164 #define HF_CS64_MASK         (1 << HF_CS64_SHIFT)
 165 #define HF_OSFXSR_MASK       (1 << HF_OSFXSR_SHIFT)
 166 #define HF_VM_MASK           (1 << HF_VM_SHIFT)
 167 #define HF_SMM_MASK          (1 << HF_SMM_SHIFT)
 168 #define HF_SVME_MASK         (1 << HF_SVME_SHIFT)
 169 #define HF_SVMI_MASK         (1 << HF_SVMI_SHIFT)
 170
 171 /* hflags2 */
 172
 173 #define HF2_GIF_SHIFT        0 /* if set CPU takes interrupts */
 174 #define HF2_HIF_SHIFT        1 /* value of IF_MASK when entering SVM */
 175 #define HF2_NMI_SHIFT        2 /* CPU serving NMI */
 176 #define HF2_VINTR_SHIFT      3 /* value of V_INTR_MASKING bit */
 177
 178 #define HF2_GIF_MASK          (1 << HF2_GIF_SHIFT)
 179 #define HF2_HIF_MASK          (1 << HF2_HIF_SHIFT)
 180 #define HF2_NMI_MASK          (1 << HF2_NMI_SHIFT)
 181 #define HF2_VINTR_MASK        (1 << HF2_VINTR_SHIFT)
 182
 183 #define CR0_PE_SHIFT 0
 184 #define CR0_MP_SHIFT 1
 185
 186 #define CR0_PE_MASK  (1 << 0)
 187 #define CR0_MP_MASK  (1 << 1)
 188 #define CR0_EM_MASK  (1 << 2)
 189 #define CR0_TS_MASK  (1 << 3)
 190 #define CR0_ET_MASK  (1 << 4)
 191 #define CR0_NE_MASK  (1 << 5)
 192 #define CR0_WP_MASK  (1 << 16)
 193 #define CR0_AM_MASK  (1 << 18)
 194 #define CR0_PG_MASK  (1 << 31)
 195
 196 #define CR4_VME_MASK  (1 << 0)
 197 #define CR4_PVI_MASK  (1 << 1)
 198 #define CR4_TSD_MASK  (1 << 2)
 199 #define CR4_DE_MASK   (1 << 3)
 200 #define CR4_PSE_MASK  (1 << 4)
 201 #define CR4_PAE_MASK  (1 << 5)
 202 #define CR4_PGE_MASK  (1 << 7)
 203 #define CR4_PCE_MASK  (1 << 8)
 204 #define CR4_OSFXSR_SHIFT 9
 205 #define CR4_OSFXSR_MASK (1 << CR4_OSFXSR_SHIFT)
 206 #define CR4_OSXMMEXCPT_MASK  (1 << 10)
 207
 208 #define DR6_BD          (1 << 13)
 209 #define DR6_BS          (1 << 14)
 210 #define DR6_BT          (1 << 15)
 211 #define DR6_FIXED_1     0xffff0ff0
 212
 213 #define DR7_GD          (1 << 13)
 214 #define DR7_TYPE_SHIFT  16
 215 #define DR7_LEN_SHIFT   18
 216 #define DR7_FIXED_1     0x00000400
 217
 218 #define PG_PRESENT_BIT  0
 219 #define PG_RW_BIT       1
 220 #define PG_USER_BIT     2
 221 #define PG_PWT_BIT      3
 222 #define PG_PCD_BIT      4
 223 #define PG_ACCESSED_BIT 5
 224 #define PG_DIRTY_BIT    6
 225 #define PG_PSE_BIT      7
 226 #define PG_GLOBAL_BIT   8
 227 #define PG_NX_BIT       63
 228
 229 #define PG_PRESENT_MASK  (1 << PG_PRESENT_BIT)
 230 #define PG_RW_MASK       (1 << PG_RW_BIT)
 231 #define PG_USER_MASK     (1 << PG_USER_BIT)
 232 #define PG_PWT_MASK      (1 << PG_PWT_BIT)
 233 #define PG_PCD_MASK      (1 << PG_PCD_BIT)
 234 #define PG_ACCESSED_MASK (1 << PG_ACCESSED_BIT)
 235 #define PG_DIRTY_MASK    (1 << PG_DIRTY_BIT)
 236 #define PG_PSE_MASK      (1 << PG_PSE_BIT)
 237 #define PG_GLOBAL_MASK   (1 << PG_GLOBAL_BIT)
 238 #define PG_NX_MASK       (1LL << PG_NX_BIT)
 239
 240 #define PG_ERROR_W_BIT     1
 241
 242 #define PG_ERROR_P_MASK    0x01
 243 #define PG_ERROR_W_MASK    (1 << PG_ERROR_W_BIT)
 244 #define PG_ERROR_U_MASK    0x04
 245 #define PG_ERROR_RSVD_MASK 0x08
 246 #define PG_ERROR_I_D_MASK  0x10
 247
 248 #define MSR_IA32_TSC                    0x10
 249 #define MSR_IA32_APICBASE               0x1b
 250 #define MSR_IA32_APICBASE_BSP           (1<<8)
 251 #define MSR_IA32_APICBASE_ENABLE        (1<<11)
 252 #define MSR_IA32_APICBASE_BASE          (0xfffff<<12)
 253
 254 #define MSR_IA32_SYSENTER_CS            0x174
 255 #define MSR_IA32_SYSENTER_ESP           0x175
 256 #define MSR_IA32_SYSENTER_EIP           0x176
 257
 258 #define MSR_MCG_CAP                     0x179
 259 #define MSR_MCG_STATUS                  0x17a
 260 #define MSR_MCG_CTL                     0x17b
 261
 262 #define MSR_IA32_PERF_STATUS            0x198
 263
 264 #define MSR_MTRRphysBase(reg)           (0x200 + 2 * (reg))
 265 #define MSR_MTRRphysMask(reg)           (0x200 + 2 * (reg) + 1)
 266
 267 #define MSR_MTRRfix64K_00000            0x250
 268 #define MSR_MTRRfix16K_80000            0x258
 269 #define MSR_MTRRfix16K_A0000            0x259
 270 #define MSR_MTRRfix4K_C0000             0x268
 271 #define MSR_MTRRfix4K_C8000             0x269
 272 #define MSR_MTRRfix4K_D0000             0x26a
 273 #define MSR_MTRRfix4K_D8000             0x26b
 274 #define MSR_MTRRfix4K_E0000             0x26c
 275 #define MSR_MTRRfix4K_E8000             0x26d
 276 #define MSR_MTRRfix4K_F0000             0x26e
 277 #define MSR_MTRRfix4K_F8000             0x26f
 278
 279 #define MSR_PAT                         0x277
 280
 281 #define MSR_MTRRdefType                 0x2ff
 282
 283 #define MSR_EFER                        0xc0000080
 284
 285 #define MSR_EFER_SCE   (1 << 0)
 286 #define MSR_EFER_LME   (1 << 8)
 287 #define MSR_EFER_LMA   (1 << 10)
 288 #define MSR_EFER_NXE   (1 << 11)
 289 #define MSR_EFER_SVME  (1 << 12)
 290 #define MSR_EFER_FFXSR (1 << 14)
 291
 292 #define MSR_STAR                        0xc0000081
 293 #define MSR_LSTAR                       0xc0000082
 294 #define MSR_CSTAR                       0xc0000083
 295 #define MSR_FMASK                       0xc0000084
 296 #define MSR_FSBASE                      0xc0000100
 297 #define MSR_GSBASE                      0xc0000101
 298 #define MSR_KERNELGSBASE                0xc0000102
 299
 300 #define MSR_VM_HSAVE_PA                 0xc0010117
 301
 302 /* cpuid_features bits */
 303 #define CPUID_FP87 (1 << 0)
 304 #define CPUID_VME  (1 << 1)
 305 #define CPUID_DE   (1 << 2)
 306 #define CPUID_PSE  (1 << 3)
 307 #define CPUID_TSC  (1 << 4)
 308 #define CPUID_MSR  (1 << 5)
 309 #define CPUID_PAE  (1 << 6)
 310 #define CPUID_MCE  (1 << 7)
 311 #define CPUID_CX8  (1 << 8)
 312 #define CPUID_APIC (1 << 9)
 313 #define CPUID_SEP  (1 << 11) /* sysenter/sysexit */
 314 #define CPUID_MTRR (1 << 12)
 315 #define CPUID_PGE  (1 << 13)
 316 #define CPUID_MCA  (1 << 14)
 317 #define CPUID_CMOV (1 << 15)
 318 #define CPUID_PAT  (1 << 16)
 319 #define CPUID_PSE36   (1 << 17)
 320 #define CPUID_PN   (1 << 18)
 321 #define CPUID_CLFLUSH (1 << 19)
 322 #define CPUID_DTS (1 << 21)
 323 #define CPUID_ACPI (1 << 22)
 324 #define CPUID_MMX  (1 << 23)
 325 #define CPUID_FXSR (1 << 24)
 326 #define CPUID_SSE  (1 << 25)
 327 #define CPUID_SSE2 (1 << 26)
 328 #define CPUID_SS (1 << 27)
 329 #define CPUID_HT (1 << 28)
 330 #define CPUID_TM (1 << 29)
 331 #define CPUID_IA64 (1 << 30)
 332 #define CPUID_PBE (1 << 31)
 333
 334 #define CPUID_EXT_SSE3     (1 << 0)
 335 #define CPUID_EXT_DTES64   (1 << 2)
 336 #define CPUID_EXT_MONITOR  (1 << 3)
 337 #define CPUID_EXT_DSCPL    (1 << 4)
 338 #define CPUID_EXT_VMX      (1 << 5)
 339 #define CPUID_EXT_SMX      (1 << 6)
 340 #define CPUID_EXT_EST      (1 << 7)
 341 #define CPUID_EXT_TM2      (1 << 8)
 342 #define CPUID_EXT_SSSE3    (1 << 9)
 343 #define CPUID_EXT_CID      (1 << 10)
 344 #define CPUID_EXT_CX16     (1 << 13)
 345 #define CPUID_EXT_XTPR     (1 << 14)
 346 #define CPUID_EXT_PDCM     (1 << 15)
 347 #define CPUID_EXT_DCA      (1 << 18)
 348 #define CPUID_EXT_SSE41    (1 << 19)
 349 #define CPUID_EXT_SSE42    (1 << 20)
 350 #define CPUID_EXT_X2APIC   (1 << 21)
 351 #define CPUID_EXT_MOVBE    (1 << 22)
 352 #define CPUID_EXT_POPCNT   (1 << 23)
 353 #define CPUID_EXT_XSAVE    (1 << 26)
 354 #define CPUID_EXT_OSXSAVE  (1 << 27)
 355
 356 #define CPUID_EXT2_SYSCALL (1 << 11)
 357 #define CPUID_EXT2_MP      (1 << 19)
 358 #define CPUID_EXT2_NX      (1 << 20)
 359 #define CPUID_EXT2_MMXEXT  (1 << 22)
 360 #define CPUID_EXT2_FFXSR   (1 << 25)
 361 #define CPUID_EXT2_PDPE1GB (1 << 26)
 362 #define CPUID_EXT2_RDTSCP  (1 << 27)
 363 #define CPUID_EXT2_LM      (1 << 29)
 364 #define CPUID_EXT2_3DNOWEXT (1 << 30)
 365 #define CPUID_EXT2_3DNOW   (1 << 31)
 366
 367 #define CPUID_EXT3_LAHF_LM (1 << 0)
 368 #define CPUID_EXT3_CMP_LEG (1 << 1)
 369 #define CPUID_EXT3_SVM     (1 << 2)
 370 #define CPUID_EXT3_EXTAPIC (1 << 3)
 371 #define CPUID_EXT3_CR8LEG  (1 << 4)
 372 #define CPUID_EXT3_ABM     (1 << 5)
 373 #define CPUID_EXT3_SSE4A   (1 << 6)
 374 #define CPUID_EXT3_MISALIGNSSE (1 << 7)
 375 #define CPUID_EXT3_3DNOWPREFETCH (1 << 8)
 376 #define CPUID_EXT3_OSVW    (1 << 9)
 377 #define CPUID_EXT3_IBS     (1 << 10)
 378 #define CPUID_EXT3_SKINIT  (1 << 12)
 379
 380 #define CPUID_VENDOR_INTEL_1 0x756e6547 /* "Genu" */
 381 #define CPUID_VENDOR_INTEL_2 0x49656e69 /* "ineI" */
 382 #define CPUID_VENDOR_INTEL_3 0x6c65746e /* "ntel" */
 383
 384 #define CPUID_VENDOR_AMD_1   0x68747541 /* "Auth" */
 385 #define CPUID_VENDOR_AMD_2   0x69746e65 /* "enti" */
 386 #define CPUID_VENDOR_AMD_3   0x444d4163 /* "cAMD" */
 387
 388 #define CPUID_MWAIT_IBE     (1 << 1) /* Interrupts can exit capability */
 389 #define CPUID_MWAIT_EMX     (1 << 0) /* enumeration supported */
 390
 391 #define EXCP00_DIVZ     0
 392 #define EXCP01_DB       1
 393 #define EXCP02_NMI      2
 394 #define EXCP03_INT3     3
 395 #define EXCP04_INTO     4
 396 #define EXCP05_BOUND    5
 397 #define EXCP06_ILLOP    6
 398 #define EXCP07_PREX     7
 399 #define EXCP08_DBLE     8
 400 #define EXCP09_XERR     9
 401 #define EXCP0A_TSS      10
 402 #define EXCP0B_NOSEG    11
 403 #define EXCP0C_STACK    12
 404 #define EXCP0D_GPF      13
 405 #define EXCP0E_PAGE     14
 406 #define EXCP10_COPR     16
 407 #define EXCP11_ALGN     17
 408 #define EXCP12_MCHK     18
 409
 410 #define EXCP_SYSCALL    0x100 /* only happens in user only emulation
 411                                  for syscall instruction */
 412
 413 enum {
 414     CC_OP_DYNAMIC, /* must use dynamic code to get cc_op */
 415     CC_OP_EFLAGS,  /* all cc are explicitly computed, CC_SRC = flags */
 416
 417     CC_OP_MULB, /* modify all flags, C, O = (CC_SRC != 0) */
 418     CC_OP_MULW,
 419     CC_OP_MULL,
 420     CC_OP_MULQ,
 421
 422     CC_OP_ADDB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 423     CC_OP_ADDW,
 424     CC_OP_ADDL,
 425     CC_OP_ADDQ,
 426
 427     CC_OP_ADCB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 428     CC_OP_ADCW,
 429     CC_OP_ADCL,
 430     CC_OP_ADCQ,
 431
 432     CC_OP_SUBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 433     CC_OP_SUBW,
 434     CC_OP_SUBL,
 435     CC_OP_SUBQ,
 436
 437     CC_OP_SBBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 438     CC_OP_SBBW,
 439     CC_OP_SBBL,
 440     CC_OP_SBBQ,
 441
 442     CC_OP_LOGICB, /* modify all flags, CC_DST = res */
 443     CC_OP_LOGICW,
 444     CC_OP_LOGICL,
 445     CC_OP_LOGICQ,
 446
 447     CC_OP_INCB, /* modify all flags except, CC_DST = res, CC_SRC = C */
 448     CC_OP_INCW,
 449     CC_OP_INCL,
 450     CC_OP_INCQ,
 451
 452     CC_OP_DECB, /* modify all flags except, CC_DST = res, CC_SRC = C  */
 453     CC_OP_DECW,
 454     CC_OP_DECL,
 455     CC_OP_DECQ,
 456
 457     CC_OP_SHLB, /* modify all flags, CC_DST = res, CC_SRC.msb = C */
 458     CC_OP_SHLW,
 459     CC_OP_SHLL,
 460     CC_OP_SHLQ,
 461
 462     CC_OP_SARB, /* modify all flags, CC_DST = res, CC_SRC.lsb = C */
 463     CC_OP_SARW,
 464     CC_OP_SARL,
 465     CC_OP_SARQ,
 466
 467     CC_OP_NB,
 468 };
 469
 470 #ifdef FLOATX80
 471 #define USE_X86LDOUBLE
 472 #endif
 473
 474 #ifdef USE_X86LDOUBLE
 475 typedef floatx80 CPU86_LDouble;
 476 #else
 477 typedef float64 CPU86_LDouble;
 478 #endif
 479
 480 typedef struct SegmentCache {
 481     uint32_t selector;
 482     target_ulong base;
 483     uint32_t limit;
 484     uint32_t flags;
 485 } SegmentCache;
 486
 487 typedef union {
 488     uint8_t _b[16];
 489     uint16_t _w[8];
 490     uint32_t _l[4];
 491     uint64_t _q[2];
 492     float32 _s[4];
 493     float64 _d[2];
 494 } XMMReg;
 495
 496 typedef union {
 497     uint8_t _b[8];
 498     uint16_t _w[4];
 499     uint32_t _l[2];
 500     float32 _s[2];
 501     uint64_t q;
 502 } MMXReg;
 503
 504 #ifdef WORDS_BIGENDIAN
 505 #define XMM_B(n) _b[15 - (n)]
 506 #define XMM_W(n) _w[7 - (n)]
 507 #define XMM_L(n) _l[3 - (n)]
 508 #define XMM_S(n) _s[3 - (n)]
 509 #define XMM_Q(n) _q[1 - (n)]
 510 #define XMM_D(n) _d[1 - (n)]
 511
 512 #define MMX_B(n) _b[7 - (n)]
 513 #define MMX_W(n) _w[3 - (n)]
 514 #define MMX_L(n) _l[1 - (n)]
 515 #define MMX_S(n) _s[1 - (n)]
 516 #else
 517 #define XMM_B(n) _b[n]
 518 #define XMM_W(n) _w[n]
 519 #define XMM_L(n) _l[n]
 520 #define XMM_S(n) _s[n]
 521 #define XMM_Q(n) _q[n]
 522 #define XMM_D(n) _d[n]
 523
 524 #define MMX_B(n) _b[n]
 525 #define MMX_W(n) _w[n]
 526 #define MMX_L(n) _l[n]
 527 #define MMX_S(n) _s[n]
 528 #endif
 529 #define MMX_Q(n) q
 530
 531 #ifdef TARGET_X86_64
 532 #define CPU_NB_REGS 16
 533 #else
 534 #define CPU_NB_REGS 8
 535 #endif
 536
 537 #define NB_MMU_MODES 2
 538
 539 typedef struct CPUX86State {
 540     /* standard registers */
 541     target_ulong regs[CPU_NB_REGS];
 542     target_ulong eip;
 543     target_ulong eflags; /* eflags register. During CPU emulation, CC
 544                         flags and DF are set to zero because they are
 545                         stored elsewhere */
 546
 547     /* emulator internal eflags handling */
 548     target_ulong cc_src;
 549     target_ulong cc_dst;
 550     uint32_t cc_op;
 551     int32_t df; /* D flag : 1 if D = 0, -1 if D = 1 */
 552     uint32_t hflags; /* TB flags, see HF_xxx constants. These flags
 553                         are known at translation time. */
 554     uint32_t hflags2; /* various other flags, see HF2_xxx constants. */
 555
 556     /* segments */
 557     SegmentCache segs[6]; /* selector values */
 558     SegmentCache ldt;
 559     SegmentCache tr;
 560     SegmentCache gdt; /* only base and limit are used */
 561     SegmentCache idt; /* only base and limit are used */
 562
 563     target_ulong cr[5]; /* NOTE: cr1 is unused */
 564     uint64_t a20_mask;
 565
 566     /* FPU state */
 567     unsigned int fpstt; /* top of stack index */
 568     unsigned int fpus;
 569     unsigned int fpuc;
 570     uint8_t fptags[8];   /* 0 = valid, 1 = empty */
 571     union {
 572 #ifdef USE_X86LDOUBLE
 573         CPU86_LDouble d __attribute__((aligned(16)));
 574 #else
 575         CPU86_LDouble d;
 576 #endif
 577         MMXReg mmx;
 578     } fpregs[8];
 579
 580     /* emulator internal variables */
 581     float_status fp_status;
 582     CPU86_LDouble ft0;
 583
 584     float_status mmx_status; /* for 3DNow! float ops */
 585     float_status sse_status;
 586     uint32_t mxcsr;
 587     XMMReg xmm_regs[CPU_NB_REGS];
 588     XMMReg xmm_t0;
 589     MMXReg mmx_t0;
 590     target_ulong cc_tmp; /* temporary for rcr/rcl */
 591
 592     /* sysenter registers */
 593     uint32_t sysenter_cs;
 594     target_ulong sysenter_esp;
 595     target_ulong sysenter_eip;
 596     uint64_t efer;
 597     uint64_t star;
 598
 599     uint64_t vm_hsave;
 600     uint64_t vm_vmcb;
 601     uint64_t tsc_offset;
 602     uint64_t intercept;
 603     uint16_t intercept_cr_read;
 604     uint16_t intercept_cr_write;
 605     uint16_t intercept_dr_read;
 606     uint16_t intercept_dr_write;
 607     uint32_t intercept_exceptions;
 608     uint8_t v_tpr;
 609
 610 #ifdef TARGET_X86_64
 611     target_ulong lstar;
 612     target_ulong cstar;
 613     target_ulong fmask;
 614     target_ulong kernelgsbase;
 615 #endif
 616
 617     uint64_t tsc;
 618
 619     uint64_t pat;
 620
 621     /* exception/interrupt handling */
 622     int error_code;
 623     int exception_is_int;
 624     target_ulong exception_next_eip;
 625     target_ulong dr[8]; /* debug registers */
 626     union {
 627         CPUBreakpoint *cpu_breakpoint[4];
 628         CPUWatchpoint *cpu_watchpoint[4];
 629     }; /* break/watchpoints for dr[0..3] */
 630     uint32_t smbase;
 631     int old_exception;  /* exception in flight */
 632
 633     CPU_COMMON
 634
 635     /* processor features (e.g. for CPUID insn) */
 636     uint32_t cpuid_level;
 637     uint32_t cpuid_vendor1;
 638     uint32_t cpuid_vendor2;
 639     uint32_t cpuid_vendor3;
 640     uint32_t cpuid_version;
 641     uint32_t cpuid_features;
 642     uint32_t cpuid_ext_features;
 643     uint32_t cpuid_xlevel;
 644     uint32_t cpuid_model[12];
 645     uint32_t cpuid_ext2_features;
 646     uint32_t cpuid_ext3_features;
 647     uint32_t cpuid_apic_id;
 648
 649     /* MTRRs */
 650     uint64_t mtrr_fixed[11];
 651     uint64_t mtrr_deftype;
 652     struct {
 653         uint64_t base;
 654         uint64_t mask;
 655     } mtrr_var[8];
 656
 657 #ifdef USE_KQEMU
 658     int kqemu_enabled;
 659     int last_io_time;
 660 #endif
 661
 662     /* For KVM */
 663     uint64_t interrupt_bitmap[256 / 64];
 664
 665     /* in order to simplify APIC support, we leave this pointer to the
 666        user */
 667     struct APICState *apic_state;
 668 } CPUX86State;
 669
 670 CPUX86State *cpu_x86_init(const char *cpu_model);
 671 int cpu_x86_exec(CPUX86State *s);
 672 void cpu_x86_close(CPUX86State *s);
 673 void x86_cpu_list (FILE *f, int (*cpu_fprintf)(FILE *f, const char *fmt,
 674                                                  ...));
 675 int cpu_get_pic_interrupt(CPUX86State *s);
 676 /* MSDOS compatibility mode FPU exception support */
 677 void cpu_set_ferr(CPUX86State *s);
 678
 679 /* this function must always be used to load data in the segment
 680    cache: it synchronizes the hflags with the segment cache values */
 681 static inline void cpu_x86_load_seg_cache(CPUX86State *env,
 682                                           int seg_reg, unsigned int selector,
 683                                           target_ulong base,
 684                                           unsigned int limit,
 685                                           unsigned int flags)
 686 {
 687     SegmentCache *sc;
 688     unsigned int new_hflags;
 689
 690     sc = &env->segs[seg_reg];
 691     sc->selector = selector;
 692     sc->base = base;
 693     sc->limit = limit;
 694     sc->flags = flags;
 695
 696     /* update the hidden flags */
 697     {
 698         if (seg_reg == R_CS) {
 699 #ifdef TARGET_X86_64
 700             if ((env->hflags & HF_LMA_MASK) && (flags & DESC_L_MASK)) {
 701                 /* long mode */
 702                 env->hflags |= HF_CS32_MASK | HF_SS32_MASK | HF_CS64_MASK;
 703                 env->hflags &= ~(HF_ADDSEG_MASK);
 704             } else
 705 #endif
 706             {
 707                 /* legacy / compatibility case */
 708                 new_hflags = (env->segs[R_CS].flags & DESC_B_MASK)
 709                     >> (DESC_B_SHIFT - HF_CS32_SHIFT);
 710                 env->hflags = (env->hflags & ~(HF_CS32_MASK | HF_CS64_MASK)) |
 711                     new_hflags;
 712             }
 713         }
 714         new_hflags = (env->segs[R_SS].flags & DESC_B_MASK)
 715             >> (DESC_B_SHIFT - HF_SS32_SHIFT);
 716         if (env->hflags & HF_CS64_MASK) {
 717             /* zero base assumed for DS, ES and SS in long mode */
 718         } else if (!(env->cr[0] & CR0_PE_MASK) ||
 719                    (env->eflags & VM_MASK) ||
 720                    !(env->hflags & HF_CS32_MASK)) {
 721             /* XXX: try to avoid this test. The problem comes from the
 722                fact that is real mode or vm86 mode we only modify the
 723                'base' and 'selector' fields of the segment cache to go
 724                faster. A solution may be to force addseg to one in
 725                translate-i386.c. */
 726             new_hflags |= HF_ADDSEG_MASK;
 727         } else {
 728             new_hflags |= ((env->segs[R_DS].base |
 729                             env->segs[R_ES].base |
 730                             env->segs[R_SS].base) != 0) <<
 731                 HF_ADDSEG_SHIFT;
 732         }
 733         env->hflags = (env->hflags &
 734                        ~(HF_SS32_MASK | HF_ADDSEG_MASK)) | new_hflags;
 735     }
 736 }
 737
 738 /* wrapper, just in case memory mappings must be changed */
 739 static inline void cpu_x86_set_cpl(CPUX86State *s, int cpl)
 740 {
 741 #if HF_CPL_MASK == 3
 742     s->hflags = (s->hflags & ~HF_CPL_MASK) | cpl;
 743 #else
 744 #error HF_CPL_MASK is hardcoded
 745 #endif
 746 }
 747
 748 /* op_helper.c */
 749 /* used for debug or cpu save/restore */
 750 void cpu_get_fp80(uint64_t *pmant, uint16_t *pexp, CPU86_LDouble f);
 751 CPU86_LDouble cpu_set_fp80(uint64_t mant, uint16_t upper);
 752
 753 /* cpu-exec.c */
 754 /* the following helpers are only usable in user mode simulation as
 755    they can trigger unexpected exceptions */
 756 void cpu_x86_load_seg(CPUX86State *s, int seg_reg, int selector);
 757 void cpu_x86_fsave(CPUX86State *s, target_ulong ptr, int data32);
 758 void cpu_x86_frstor(CPUX86State *s, target_ulong ptr, int data32);
 759
 760 /* you can call this signal handler from your SIGBUS and SIGSEGV
 761    signal handlers to inform the virtual CPU of exceptions. non zero
 762    is returned if the signal was handled by the virtual CPU.  */
 763 int cpu_x86_signal_handler(int host_signum, void *pinfo,
 764                            void *puc);
 765
 766 /* helper.c */
 767 int cpu_x86_handle_mmu_fault(CPUX86State *env, target_ulong addr,
 768                              int is_write, int mmu_idx, int is_softmmu);
 769 void cpu_x86_set_a20(CPUX86State *env, int a20_state);
 770 void cpu_x86_cpuid(CPUX86State *env, uint32_t index,
 771                    uint32_t *eax, uint32_t *ebx,
 772                    uint32_t *ecx, uint32_t *edx);
 773
 774 static inline int hw_breakpoint_enabled(unsigned long dr7, int index)
 775 {
 776     return (dr7 >> (index * 2)) & 3;
 777 }
 778
 779 static inline int hw_breakpoint_type(unsigned long dr7, int index)
 780 {
 781     return (dr7 >> (DR7_TYPE_SHIFT + (index * 2))) & 3;
 782 }
 783
 784 static inline int hw_breakpoint_len(unsigned long dr7, int index)
 785 {
 786     int len = ((dr7 >> (DR7_LEN_SHIFT + (index * 2))) & 3);
 787     return (len == 2) ? 8 : len + 1;
 788 }
 789
 790 void hw_breakpoint_insert(CPUX86State *env, int index);
 791 void hw_breakpoint_remove(CPUX86State *env, int index);
 792 int check_hw_breakpoints(CPUX86State *env, int force_dr6_update);
 793
 794 /* will be suppressed */
 795 void cpu_x86_update_cr0(CPUX86State *env, uint32_t new_cr0);
 796 void cpu_x86_update_cr3(CPUX86State *env, target_ulong new_cr3);
 797 void cpu_x86_update_cr4(CPUX86State *env, uint32_t new_cr4);
 798
 799 /* hw/apic.c */
 800 void cpu_set_apic_base(CPUX86State *env, uint64_t val);
 801 uint64_t cpu_get_apic_base(CPUX86State *env);
 802 void cpu_set_apic_tpr(CPUX86State *env, uint8_t val);
 803 #ifndef NO_CPU_IO_DEFS
 804 uint8_t cpu_get_apic_tpr(CPUX86State *env);
 805 #endif
 806
 807 /* hw/pc.c */
 808 void cpu_smm_update(CPUX86State *env);
 809 uint64_t cpu_get_tsc(CPUX86State *env);
 810
 811 /* used to debug */
 812 #define X86_DUMP_FPU  0x0001 /* dump FPU state too */
 813 #define X86_DUMP_CCOP 0x0002 /* dump qemu flag cache */
 814
 815 #ifdef USE_KQEMU
 816 static inline int cpu_get_time_fast(void)
 817 {
 818     int low, high;
 819     asm volatile("rdtsc" : "=a" (low), "=d" (high));
 820     return low;
 821 }
 822 #endif
 823
 824 #define TARGET_PAGE_BITS 12
 825
 826 #define CPUState CPUX86State
 827 #define cpu_init cpu_x86_init
 828 #define cpu_exec cpu_x86_exec
 829 #define cpu_gen_code cpu_x86_gen_code
 830 #define cpu_signal_handler cpu_x86_signal_handler
 831 #define cpu_list x86_cpu_list
 832
 833 #define CPU_SAVE_VERSION 8
 834
 835 /* MMU modes definitions */
 836 #define MMU_MODE0_SUFFIX _kernel
 837 #define MMU_MODE1_SUFFIX _user
 838 #define MMU_USER_IDX 1
 839 static inline int cpu_mmu_index (CPUState *env)
 840 {
 841     return (env->hflags & HF_CPL_MASK) == 3 ? 1 : 0;
 842 }
 843
 844 /* translate.c */
 845 void optimize_flags_init(void);
 846
 847 typedef struct CCTable {
 848     int (*compute_all)(void); /* return all the flags */
 849     int (*compute_c)(void);  /* return the C flag */
 850 } CCTable;
 851
 852 #if defined(CONFIG_USER_ONLY)
 853 static inline void cpu_clone_regs(CPUState *env, target_ulong newsp)
 854 {
 855     if (newsp)
 856         env->regs[R_ESP] = newsp;
 857     env->regs[R_EAX] = 0;
 858 }
 859 #endif
 860
 861 #include "cpu-all.h"
 862 #include "exec-all.h"
 863
 864 #include "svm.h"
 865
 866 static inline void cpu_pc_from_tb(CPUState *env, TranslationBlock *tb)
 867 {
 868     env->eip = tb->pc - tb->cs_base;
 869 }
 870
 871 static inline void cpu_get_tb_cpu_state(CPUState *env, target_ulong *pc,
 872                                         target_ulong *cs_base, int *flags)
 873 {
 874     *cs_base = env->segs[R_CS].base;
 875     *pc = *cs_base + env->eip;
 876     *flags = env->hflags | (env->eflags & (IOPL_MASK | TF_MASK | VM_MASK));
 877 }
 878
 879 #endif /* CPU_I386_H */