vcs.maemo.org Git - qemu/blob - target-arm/machine.c

   1 #include "hw/hw.h"
   2 #include "hw/boards.h"
   3
   4 void cpu_save(QEMUFile *f, void *opaque)
   5 {
   6     int i;
   7     CPUARMState *env = (CPUARMState *)opaque;
   8
   9     for (i = 0; i < 16; i++) {
  10         qemu_put_be32(f, env->regs[i]);
  11     }
  12     qemu_put_be32(f, cpsr_read(env));
  13     qemu_put_be32(f, env->spsr);
  14     for (i = 0; i < 6; i++) {
  15         qemu_put_be32(f, env->banked_spsr[i]);
  16         qemu_put_be32(f, env->banked_r13[i]);
  17         qemu_put_be32(f, env->banked_r14[i]);
  18     }
  19     for (i = 0; i < 5; i++) {
  20         qemu_put_be32(f, env->usr_regs[i]);
  21         qemu_put_be32(f, env->fiq_regs[i]);
  22     }
  23     qemu_put_be32(f, env->cp15.c0_cpuid);
  24     qemu_put_be32(f, env->cp15.c0_cachetype);
  25     qemu_put_be32(f, env->cp15.c0_cssel);
  26     qemu_put_be32(f, env->cp15.c1_sys);
  27     qemu_put_be32(f, env->cp15.c1_coproc);
  28     qemu_put_be32(f, env->cp15.c1_xscaleauxcr);
  29     qemu_put_be32(f, env->cp15.c1_secfg);
  30     qemu_put_be32(f, env->cp15.c1_sedbg);
  31     qemu_put_be32(f, env->cp15.c1_nseac);
  32     qemu_put_be32(f, env->cp15.c2_base0);
  33     qemu_put_be32(f, env->cp15.c2_base1);
  34     qemu_put_be32(f, env->cp15.c2_control);
  35     qemu_put_be32(f, env->cp15.c2_mask);
  36     qemu_put_be32(f, env->cp15.c2_base_mask);
  37     qemu_put_be32(f, env->cp15.c2_data);
  38     qemu_put_be32(f, env->cp15.c2_insn);
  39     qemu_put_be32(f, env->cp15.c3);
  40     qemu_put_be32(f, env->cp15.c5_insn);
  41     qemu_put_be32(f, env->cp15.c5_data);
  42     for (i = 0; i < 8; i++) {
  43         qemu_put_be32(f, env->cp15.c6_region[i]);
  44     }
  45     qemu_put_be32(f, env->cp15.c6_insn);
  46     qemu_put_be32(f, env->cp15.c6_data);
  47     qemu_put_be32(f, env->cp15.c9_insn);
  48     qemu_put_be32(f, env->cp15.c9_data);
  49     qemu_put_be32(f, env->cp15.c13_fcse);
  50     qemu_put_be32(f, env->cp15.c13_context);
  51     qemu_put_be32(f, env->cp15.c13_tls1);
  52     qemu_put_be32(f, env->cp15.c13_tls2);
  53     qemu_put_be32(f, env->cp15.c13_tls3);
  54     qemu_put_be32(f, env->cp15.c15_cpar);
  55
  56     qemu_put_be32(f, env->features);
  57
  58     if (arm_feature(env, ARM_FEATURE_VFP)) {
  59         for (i = 0;  i < 16; i++) {
  60             CPU_DoubleU u;
  61             u.d = env->vfp.regs[i];
  62             qemu_put_be32(f, u.l.upper);
  63             qemu_put_be32(f, u.l.lower);
  64         }
  65         for (i = 0; i < 16; i++) {
  66             qemu_put_be32(f, env->vfp.xregs[i]);
  67         }
  68
  69         /* TODO: Should use proper FPSCR access functions.  */
  70         qemu_put_be32(f, env->vfp.vec_len);
  71         qemu_put_be32(f, env->vfp.vec_stride);
  72
  73         if (arm_feature(env, ARM_FEATURE_VFP3)) {
  74             for (i = 16;  i < 32; i++) {
  75                 CPU_DoubleU u;
  76                 u.d = env->vfp.regs[i];
  77                 qemu_put_be32(f, u.l.upper);
  78                 qemu_put_be32(f, u.l.lower);
  79             }
  80         }
  81     }
  82
  83     if (arm_feature(env, ARM_FEATURE_IWMMXT)) {
  84         for (i = 0; i < 16; i++) {
  85             qemu_put_be64(f, env->iwmmxt.regs[i]);
  86         }
  87         for (i = 0; i < 16; i++) {
  88             qemu_put_be32(f, env->iwmmxt.cregs[i]);
  89         }
  90     }
  91
  92     if (arm_feature(env, ARM_FEATURE_M)) {
  93         qemu_put_be32(f, env->v7m.other_sp);
  94         qemu_put_be32(f, env->v7m.vecbase);
  95         qemu_put_be32(f, env->v7m.basepri);
  96         qemu_put_be32(f, env->v7m.control);
  97         qemu_put_be32(f, env->v7m.current_sp);
  98         qemu_put_be32(f, env->v7m.exception);
  99     }
 100
 101     if (arm_feature(env, ARM_FEATURE_THUMB2EE)) {
 102         qemu_put_be32(f, env->teecr);
 103         qemu_put_be32(f, env->teehbr);
 104     }
 105 }
 106
 107 int cpu_load(QEMUFile *f, void *opaque, int version_id)
 108 {
 109     CPUARMState *env = (CPUARMState *)opaque;
 110     int i;
 111     uint32_t val;
 112
 113     if (version_id != CPU_SAVE_VERSION)
 114         return -EINVAL;
 115
 116     for (i = 0; i < 16; i++) {
 117         env->regs[i] = qemu_get_be32(f);
 118     }
 119     val = qemu_get_be32(f);
 120     /* Avoid mode switch when restoring CPSR.  */
 121     env->uncached_cpsr = val & CPSR_M;
 122     cpsr_write(env, val, 0xffffffff);
 123     env->spsr = qemu_get_be32(f);
 124     for (i = 0; i < 6; i++) {
 125         env->banked_spsr[i] = qemu_get_be32(f);
 126         env->banked_r13[i] = qemu_get_be32(f);
 127         env->banked_r14[i] = qemu_get_be32(f);
 128     }
 129     for (i = 0; i < 5; i++) {
 130         env->usr_regs[i] = qemu_get_be32(f);
 131         env->fiq_regs[i] = qemu_get_be32(f);
 132     }
 133     env->cp15.c0_cpuid = qemu_get_be32(f);
 134     env->cp15.c0_cachetype = qemu_get_be32(f);
 135     env->cp15.c0_cssel = qemu_get_be32(f);
 136     env->cp15.c1_sys = qemu_get_be32(f);
 137     env->cp15.c1_coproc = qemu_get_be32(f);
 138     env->cp15.c1_xscaleauxcr = qemu_get_be32(f);
 139     env->cp15.c1_secfg = qemu_get_be32(f);
 140     env->cp15.c1_sedbg = qemu_get_be32(f);
 141     env->cp15.c1_nseac = qemu_get_be32(f);
 142     env->cp15.c2_base0 = qemu_get_be32(f);
 143     env->cp15.c2_base1 = qemu_get_be32(f);
 144     env->cp15.c2_control = qemu_get_be32(f);
 145     env->cp15.c2_mask = qemu_get_be32(f);
 146     env->cp15.c2_base_mask = qemu_get_be32(f);
 147     env->cp15.c2_data = qemu_get_be32(f);
 148     env->cp15.c2_insn = qemu_get_be32(f);
 149     env->cp15.c3 = qemu_get_be32(f);
 150     env->cp15.c5_insn = qemu_get_be32(f);
 151     env->cp15.c5_data = qemu_get_be32(f);
 152     for (i = 0; i < 8; i++) {
 153         env->cp15.c6_region[i] = qemu_get_be32(f);
 154     }
 155     env->cp15.c6_insn = qemu_get_be32(f);
 156     env->cp15.c6_data = qemu_get_be32(f);
 157     env->cp15.c9_insn = qemu_get_be32(f);
 158     env->cp15.c9_data = qemu_get_be32(f);
 159     env->cp15.c13_fcse = qemu_get_be32(f);
 160     env->cp15.c13_context = qemu_get_be32(f);
 161     env->cp15.c13_tls1 = qemu_get_be32(f);
 162     env->cp15.c13_tls2 = qemu_get_be32(f);
 163     env->cp15.c13_tls3 = qemu_get_be32(f);
 164     env->cp15.c15_cpar = qemu_get_be32(f);
 165
 166     env->features = qemu_get_be32(f);
 167
 168     if (arm_feature(env, ARM_FEATURE_VFP)) {
 169         for (i = 0;  i < 16; i++) {
 170             CPU_DoubleU u;
 171             u.l.upper = qemu_get_be32(f);
 172             u.l.lower = qemu_get_be32(f);
 173             env->vfp.regs[i] = u.d;
 174         }
 175         for (i = 0; i < 16; i++) {
 176             env->vfp.xregs[i] = qemu_get_be32(f);
 177         }
 178
 179         /* TODO: Should use proper FPSCR access functions.  */
 180         env->vfp.vec_len = qemu_get_be32(f);
 181         env->vfp.vec_stride = qemu_get_be32(f);
 182
 183         if (arm_feature(env, ARM_FEATURE_VFP3)) {
 184             for (i = 0;  i < 16; i++) {
 185                 CPU_DoubleU u;
 186                 u.l.upper = qemu_get_be32(f);
 187                 u.l.lower = qemu_get_be32(f);
 188                 env->vfp.regs[i] = u.d;
 189             }
 190         }
 191     }
 192
 193     if (arm_feature(env, ARM_FEATURE_IWMMXT)) {
 194         for (i = 0; i < 16; i++) {
 195             env->iwmmxt.regs[i] = qemu_get_be64(f);
 196         }
 197         for (i = 0; i < 16; i++) {
 198             env->iwmmxt.cregs[i] = qemu_get_be32(f);
 199         }
 200     }
 201
 202     if (arm_feature(env, ARM_FEATURE_M)) {
 203         env->v7m.other_sp = qemu_get_be32(f);
 204         env->v7m.vecbase = qemu_get_be32(f);
 205         env->v7m.basepri = qemu_get_be32(f);
 206         env->v7m.control = qemu_get_be32(f);
 207         env->v7m.current_sp = qemu_get_be32(f);
 208         env->v7m.exception = qemu_get_be32(f);
 209     }
 210
 211     if (arm_feature(env, ARM_FEATURE_THUMB2EE)) {
 212         env->teecr = qemu_get_be32(f);
 213         env->teehbr = qemu_get_be32(f);
 214     }
 215
 216     return 0;
 217 }